目录一、结构二、工作原理1. 数据表示阈值电压 Vth三、三大核心操作1. 编程Program— 写入数据2. 读取Read3. 擦除Erase四、操作粒度与不对称性五、可靠性劣化机制六、从浮栅到 Charge Trap技术演进总结一、结构浮栅晶体管是 NAND Flash 的最小存储单元Cell其核心结构自下而上为┌─────────────────────┐ │ Control Gate │ ← 控制栅字线 Word Line 连接于此 │ (控制栅极) │ ├─────────────────────┤ │ ONO 介质层 │ ← 氧化层-氮化层-氧化层阻挡层 ├─────────────────────┤ │ Floating Gate │ ← 浮栅电荷存储层完全被绝缘层包裹 │ (浮动栅极) │ ├─────────────────────┤ │ Tunnel Oxide │ ← 隧道氧化层极薄约 7~10nm ├─────────────────────┤ ┌───┴───┐ P-type Sub ┌───┴───┐ │Source │──────────────│ Drain │ │ (源极) │ Channel │(漏极) │ └───────┘ (沟道区) └───────┘关键点浮栅被绝缘层完全包围没有电气连接。电荷一旦注入浮栅即使断电也不会丢失这就是闪存非易失性的物理基础。二、工作原理1. 数据表示阈值电压 Vth浮栅中存储的电荷量决定了晶体管的阈值电压Vth。浮栅中电子多 → Vth 高 → 需要更高的控制栅电压才能导通沟道浮栅中电子少 → Vth 低 → 较低的控制栅电压就能导通沟道SLC (1 bit/cell) MLC (2 bits/cell) ───────────────── ───────────────────────── 概率 概率 │ ┌─┐ ┌─┐ │ ┌┐ ┌┐ ┌┐ ┌┐ │ │1│ │0│ │ │11│ │10│ │00│ │01│ │ │ │ │ │ │ │ │ │ │ │ │ │ │ └──┴─┴──┬──┴─┴──→ Vth └─┴──┴─┴──┴─┴──┴─┴──┴──→ Vth Vref V1 V2 V3类型bits/cell电压态数耐久度(P/E cycles)典型场景SLC12~100,000企业级高端、缓存MLC24~3,000–10,000企业级/消费级TLC38~1,000–3,000消费级主流QLC416~100–1,000冷存储、读密集每多一个 bit电压态数翻倍相邻态之间的电压间距变小对干扰和噪声更敏感。三、三大核心操作1. 编程Program— 写入数据目的将电子注入浮栅升高 Vth。物理机制FN 隧穿Fowler-Nordheim TunnelingControl Gate: 施加高正压 (~20V) │ ▼ ┌─────────────────┐ │ Control Gate │ 20V ├─────────────────┤ │ ONO │ ├─────────────────┤ │ Floating Gate │ ← 电子通过隧穿注入此处 ├─────────────────┤ │ Tunnel Oxide │ ← 极薄(~8nm), 强电场下允许电子穿越 ├─────────────────┤ │ P-Sub (0V) │ ← 电子从衬底/沟道被拉向浮栅 └─────────────────┘流程控制栅施加高正电压约 15~20V衬底接地0V形成极强电场约 10MV/cm电子获得足够能量穿越隧道氧化层量子隧穿效应电子被捕获在浮栅中无法逸出浮栅带负电 → Vth 升高 → 逻辑状态改变关键特点编程操作是增量式的Incremental Step Pulse Programming, ISPP每次施加一个脉冲后验证 Vth 是否达到目标精确控制电荷量。2. 读取Read目的判断 Cell 当前的 Vth 落在哪个区间从而确定存储的数据。Control Gate: 施加参考电压 Vref │ ▼ ┌─────────────────┐ │ Control Gate │ Vref (例: SLC 用一个参考电压) ├─────────────────┤ │ Floating Gate │ 存有不同量的电子 ├─────────────────┤ │ Tunnel Oxide │ ├─────────────────┤ Source ─── Channel ─── Drain │ 沟道是否导通 ├── 导通 → Vth Vref → 数据1(以 SLC 为例) └── 截止 → Vth Vref → 数据0流程在控制栅上施加一个参考电压 Vref检测沟道是否导通是否有电流从 Source 流向 Drain导通说明 Vth Vref截止说明 Vth Vref对于 MLC/TLC/QLC需要使用多个 Vref 依次比较来判断具体落在哪个区间读取电压很低约 0~5V不会改变浮栅中的电荷是无损操作。3. 擦除Erase目的将电子从浮栅释放回衬底降低 Vth恢复到初始状态。Control Gate: 接地或施加负压 │ ▼ ┌─────────────────┐ │ Control Gate │ 0V 或负压 ├─────────────────┤ │ Floating Gate │ ← 电子通过反向隧穿释放 ├─────────────────┤ │ Tunnel Oxide │ ← 电子向下穿越 ├─────────────────┤ │ P-Well │ ← 施加高正压 (~20V), 将电子拉回 └─────────────────┘流程控制栅接地或施加小负压P 型衬底P-Well施加高正电压约 20V电场方向反转电子从浮栅穿越隧道氧化层回到衬底浮栅恢复中性/少量正电 → Vth 降低 → 回到擦除态关键约束擦除以 Block 为单位一个 Block 包含数百个 Page无法单独擦除一个 Page。这是 NAND Flash 架构的根本限制也是 SSD 需要垃圾回收GC机制的原因。四、操作粒度与不对称性┌─ Block (擦除单位, 通常 4~16 MB) ──────────────────────┐ │ │ │ ┌─ Page 0 (读/写单位, 通常 4~16 KB) ────────────────┐ │ │ │ [Cell][Cell][Cell] ... [Cell] │ │ │ └────────────────────────────────────────────────────┘ │ │ ┌─ Page 1 ──────────────────────────────────────────┐ │ │ │ [Cell][Cell][Cell] ... [Cell] │ │ │ └────────────────────────────────────────────────────┘ │ │ ... │ │ ┌─ Page N (N 256~512) ───────────────────────────┐ │ │ │ [Cell][Cell][Cell] ... [Cell] │ │ │ └────────────────────────────────────────────────────┘ │ └─────────────────────────────────────────────────────────┘操作粒度典型耗时电压读取Page~25–50 μs~0–5V编程Page~200–2000 μs~15–20V擦除Block~3–15 ms~20V写入前必须先擦除Flash 只能将 bit 从 1 写为 0不能从 0 写为 1。这产生了经典的先擦后写约束。五、可靠性劣化机制浮栅晶体管在反复使用中会面临以下挑战新 Cell 老化 Cell ┌──────────────┐ ┌──────────────┐ │ Ctrl Gate │ │ Ctrl Gate │ ├──────────────┤ ├──────────────┤ │ 隧道氧化层 │ │ 隧道氧化层 │ ← 陷阱电荷积累 (Trap-Up) │ (完好) │ │ (缺陷增多) │ ← 氧化层退化 ├──────────────┤ ├──────────────┤ │ 浮栅 │ │ 浮栅 │ ← 电荷保持能力下降 └──────────────┘ └──────────────┘劣化机制原因影响隧道氧化层磨损反复高压编程/擦除导致陷阱位trap sites增加Vth 漂移位错误率上升电荷泄漏Data Retention氧化层缺陷导致浮栅电子缓慢泄漏长时间不上电时数据丢失读干扰Read Disturb读取时未选中 Cell 受弱编程效应频繁读取导致邻近 Cell Vth 微小上移编程干扰Program Disturb编程某 Page 时同 Block 其他 Page 受影响邻近 Cell Vth 偏移Cell 间耦合Cell-to-Cell Interference相邻浮栅间寄生电容耦合高密度制程下更严重SSD 固件通过 ECC纠错码、Wear Leveling磨损均衡、Read Retry读重试调整 Vref、Data Refresh 等机制来对抗这些劣化。六、从浮栅到 Charge Trap技术演进随着制程微缩到 1x nm 以下传统浮栅技术面临瓶颈Cell 间耦合加剧、电荷泄漏增加。3D NAND 采用了 Charge Trap FlashCTF替代浮栅浮栅 (Floating Gate) 电荷陷阱 (Charge Trap) ┌────────────────┐ ┌────────────────┐ │ Control Gate │ │ Control Gate │ ├────────────────┤ ├────────────────┤ │ ONO │ │ 阻挡氧化层 │ ├────────────────┤ ├────────────────┤ │ 导体浮栅(多晶硅)│ │ 氮化硅(绝缘体) │ ← 电荷被局部捕获 ├────────────────┤ ├────────────────┤ │ 隧道氧化层 │ │ 隧道氧化层 │ └────────────────┘ └────────────────┘ 电荷在导体中自由移动 电荷被绝缘体局部束缚 → 一个缺陷可能导致全部泄漏 → 缺陷只影响局部可靠性更好当前主流 3D NAND如三星 V-NAND、铠侠 BiCS、长江存储均采用 CTF 结构但其基本的通过电荷量调控阈值电压的原理与浮栅晶体管一脉相承。总结浮栅晶体管的核心思想很简洁用一个被绝缘层包裹的导体浮栅来捕获和存储电荷电荷量的多少决定阈值电压的高低阈值电压的不同区间映射为不同的数字数据。编程靠 FN 隧穿注入电子擦除靠反向隧穿释放电子读取靠施加参考电压判断导通状态。这套机制在断电后依然保持数据同时也带来了先擦后写、块擦除、有限寿命等闪存特有的约束这些约束最终驱动了 SSD 固件中 FTL、GC、磨损均衡等一系列复杂设计。如果你对 NAND Flash 的浮栅结构、编程擦除机制或 SSD 固件设计还有疑问欢迎在评论区留言交流我们一起探讨。