这几年做高速板卡差分对是我在布线阶段最在意的一类网络。无论是PCIe、USB还是以太网只要速率上到Gbps量级差分对布线就不再是“画两根线并排走”这么简单。前阵子刚处理完一块板子上的PCIe链路问题从布线规则检查到TDR仿真再回到布局修改整个过程挺有代表性正好整理成一篇实战笔记送给正在做高速PCB设计的同行。这篇文章会按照我实际做项目的顺序来讲先说明差分对布线的设计逻辑和参数怎么定再讲层叠、过孔、等长这类具体操作然后介绍仿真验证的完整流程最后用一个PCIe Gen3链路案例把问题定位到修改的过程完整走一遍。不管你是刚接触高速信号的新手还是被眼图和S参数折磨过的老手应该都能找到一些可以直接落地的经验。我默认你会一点PCB工具的基本操作比如Allegro、AD或者KiCad都行。工具不挑思想是通用的。1. 差分对布线的底层逻辑先想清楚再画线为什么高速信号要用差分对一句话因为噪声和干扰在差分结构里被当成共模处理了。信号走一根单端线参考平面上的噪声会直接叠加到信号上接收端只有一个阈值比较你根本分不清3.3V电平里的0.1V纹波是信号本身还是地弹。差分对用两根线分别携带极性相反的信号接收端只关心两者之差那么电源地平面的噪声、外部电磁干扰这种同时作用在两根线上的量产就自动抵消了。这个共模抑制能力是差分信号能跑到Gbps以上的根本原因。但差分电路同时带来两个代价第一对两根线的相位一致性要求极高如果P、N两条线长度不一致信号到达接收端的时间就不同步差模分量会被破坏一部分信号会转成共模噪声这时候不但信号质量下降对外辐射也会变差第二差分对周围必须保持完好的回流路径和一致的阻抗环境只要某一段阻抗变了反射就会产生眼图就会塌。所以布线的时候你要盯住的无非三件事等长、阻抗连续、回流完整。1.1 差分阻抗到底怎么算出来的别把差分阻抗当成什么高深概念。两根耦合传输线的等效模型里每条线对参考平面有单端阻抗Z0两条线之间又有耦合差分阻抗Zdiff就是把两根线当成一个整体看过去、P和N之间的阻抗。工程上常用一个近似公式Zdiff ≈ 2 × Z0 × (1 - k)其中k是耦合系数线距越近耦合越强k越大同样线宽下的差分阻抗就越低。所以调整差分阻抗核心手段就是调线宽和线距线宽决定单端阻抗线距决定耦合强弱。举个例子。目标100Ω差分表层微带线介质厚度4mil1oz铜我在Polar Si9000里跑出来的结果是线宽5.5mil、线距7mil时单端阻抗约56Ω耦合系数约0.1Zdiff 2 × 56 × (1 - 0.1) ≈ 100.8Ω基本落在目标上。注意这只是举例实际的线宽线距跟板材、叠层、铜厚、阻焊都有关系比如同样100Ω内层带状线因为上下都有介质线宽往往比表层更细。不同板厂的生产公差也会影响最终阻抗所以投产前建议让板厂用他们自己的叠层参数再算一遍。实际设计里我很少只盯着单一阻抗值更关注的是“阻抗连续性”。一段线路哪怕阻抗都算对了但在过孔、焊盘、线宽突变处只要有一个点的阻抗和周围不一样反射就出来了。反射系数Γ (ZL - Z0) / (ZL Z0)如果某处阻抗从85Ω掉到70Ω反射系数大概是(70-85)/(7085) ≈ -0.1看着不大但对高速信号来说多个反射点叠加起来眼图塌得会很厉害。1.2 不同接口的差分规格速查做差分对之前先确认你手上的接口到底要求多少欧姆的差分阻抗。这是最基础也是最容易翻车的一步。网上能搜到一堆参数表但经常有模糊或者过时的信息我的习惯是开工前先找对应协议规范和芯片手册里的确认值而不是凭印象。我整理了一个常用接口速查表给大家平时参考接口类型差分阻抗典型速率对内等长建议备注PCIe Gen3/Gen485Ω8GT/s / 16GT/s±5mil以内别按100Ω布USB 3.0/3.190Ω5Gbps / 10Gbps±5mil以内与USB 2.0 D/D-不同千兆以太网100Ω1Gbps±10~20mil对等长宽容度较高HDMI100Ω最高18Gbps左右±5mil以内TMDS差分LVDS100Ω几百M到3Gbps±10~20mil低速时要求可放宽RS-485120Ω一般10Mbps以下尽量等长低速但抗干扰要求高这里特别提醒一下PCIe。PCIe的差分阻抗标准是85Ω不是100Ω。如果你拿着100Ω的习惯去布PCIe整段走线的特征阻抗偏了反射会明显变大。尤其是PCIe Gen4/Gen5速率上来以后哪怕阻抗偏差10%都可能让链路余量归零。另外不同接口的“等长范围”差异很大。像RS-485这种低速差分等长差个几百mil问题不大但PCIe、USB3这类高速信号对内P/N的等长误差通常控制在5mil以内因为一个UI的时间窗口太窄了PCIe Gen3的一个UI是125ps在FR4里信号传播速度大概6mil/ps3mil的长度差就对应大约0.5ps的skew看着小但累积起来就不好说了。1.3 共模、回流和地弹布线翻车的高发地带差分走线并不是孤立的两根线它下面必须有一片完整、连续的参考平面。信号电流在传输线上流过去就一定有回流电流在原路返回。高频下回流电流会集中在信号线正下方的参考平面上因为这是感抗最小的路径。如果信号线下方被挖空、被分割回流就只能绕路绕路就相当于多了一段电感阻抗突然抬高表现为TDR上的尖峰同时还会向外辐射。这个跟低速模拟电路里的“星型接地”思路完全不同。高速PCB上完整地平面永远比花式接地更靠谱。我见过不少人把低速布线的习惯带到高速上在数字地附近做星型接地、做隔离带结果反而切断了回流路径。还有嘉立创EDA的教程里常讲星型接地但那主要是针对模拟小信号和电源走线高速数字域不太适用。记住对高速差分信号来说最稳的回流路径就是紧贴信号层的那一层完整铜皮别去折腾。“地弹”也是高速信号的大敌。多个信号同时翻转时电流瞬间变化会在寄生电感上产生压降导致芯片参考地电位抖动。差分信号对地弹有一定免疫力因为它看的是P和N的差值但如果你把差分对的地参考面搞得不干净地弹照样会通过耦合转化成差模噪声。2. 布线前的设计基础层叠、过孔与规则很多人一上来就画线画到一半发现阻抗算不对或者等长绕不出来再回头改层叠那是最浪费时间的。我布高速差分对之前一定会先把层叠、参考平面、过孔方案和规则表格定下来。2.1 层叠规划和参考平面选择层叠决定了差分对能用什么样的介质和参考。做高速板我一般先定层叠再布线而不是布完线再回头调阻抗。常见做法表层走线时参考相邻第二层内层走带状线时上下都要有参考平面而且参考平面要尽量完整不要在中途换参考层太频繁。举个例子一块6层板可以这样排L1信号 / L2地 / L3电源 / L4信号 / L5地 / L6信号。高速信号优先放在L1或L4这种紧挨完整地平面的层。如果是8层板L1信号 / L2地 / L3信号 / L4电源 / L5地 / L6信号 / L7电源 / L8地信号的处理空间会灵活很多。表层微带线和内层带状线各有优劣走线类型优点缺点适用场景表层微带线走线方便、容易修线阻抗受阻焊和空气影响辐射略大器件面、短距离走线内层带状线上下都有参考平面屏蔽好走线空间受限换层多长距离、高速信号层叠设计还要考虑板厂的工艺能力最小线宽能压到多少mil、介质厚度公差多少、是否支持背钻、盲埋孔的成本多高。这些先问清楚后面能少走很多弯路。我吃过一次亏板厂反馈最小线宽只能做4mil但我的100Ω差分设计需要4.5mil线宽最后只能调整叠层整个阻抗都要重算白白浪费了两天。2.2 差分对布线规则和关键参数规则设置是布线前最重要的一步主要参数有这么几个。第一线宽和线距。线宽决定单端阻抗线距决定耦合强度两者共同决定差分阻抗。用Polar Si9000或者HyperLynx的阻抗计算器把叠层参数输进去能算出对应目标阻抗的线宽线距组合。注意一定把板厂的制造公差考虑进去我一般会在设计目标上留±5%的余量比如85Ω的设计实际做出来最好落在82~88Ω之间。第二等长规则。PCIe这类高速接口差分对内P/N的等长误差要严格控制通常±5mil以内对于lane与lane之间的等长协议里有deskew机制可以放宽但也不能完全放飞我一般控制在±100mil内。USB3.0的SuperSpeed差分对内也是±5mil内。HDMI在超高速率下甚至要求对齐到1~2mil具体看版本和芯片能力。第三间距规则。差分对内部P、N之间的线距一般取2W到3W之间W为线宽太近耦合太强但阻抗不好调太远抗干扰能力弱。差分对与其他信号线的间距底线是3W规则即中心距不少于3倍线宽如果旁边是时钟或另一个高速差分对建议做到5W以上或者加地孔隔离。第四包地。某些高速差分需要包地隔离但包地线必须打密集的地过孔否则包地线反倒成了谐振天线比不包还差。包地线离差分对太近还会压低阻抗所以包地一般放在距离差分对边缘至少1.5倍线宽的位置。2.3 过孔、焊盘与换层处理过孔是高速差分链路里最容易被忽略的不连续点。因为过孔焊盘、反焊盘、多余的stub孔壁铜柱都会贡献寄生电容和电感尤其到了PCIe Gen4/Gen5这个速率哪怕几十mil的stub都可能毁掉整个链路。换层处理我一般遵循几个原则尽量少换层。换层穿过两个参考平面回流路径会发生切换相当于在信号路径上串了一个电感。换层时在旁边加回流地孔。这个地孔要靠近信号过孔一般控制在30~50mil以内给回流电流提供低阻抗路径。如果允许做背钻把stub钻掉。背钻可以减少过孔残桩对10GHz以上信号几乎是必须的。过孔反焊盘适当扩大减小过孔对地的寄生电容。但反焊盘太大又可能破坏参考平面的连续性需要折中。差分对的两个过孔要对称放置P和N的过孔间距尽量跟传输线线距一致过孔参数最好建立一个模型去做仿真验证而不是拍脑袋定。焊盘也一样。BGA扇出区常常因为焊盘尺寸和走线宽度不一致造成阻抗突变。处理方法是做线宽渐变taper从焊盘线宽平滑过渡到走线线宽渐变段的长度尽量短但别用直角45度或圆弧过渡都行。需要注意BGA扇出区的necking收窄段不要过长。如果收窄段太长这一段阻抗跟目标阻抗偏差大反射会积累。我一般要求收窄段控制在200mil以内如果超过这个长度最好重新评估线宽和叠层或者缩短扇出距离。2.4 特殊差分信号的布线差异时钟、PCIe、USB不同差分信号布线侧重点也有差异我简单说几个常见的。时钟差分信号如HCSL、LVDS时钟对等长和参考平面非常敏感。时钟是同步基准哪怕几皮秒的抖动都可能导致系统时序裕量不足。时钟差分旁边不要走其他高速线避免串扰如果时钟走线比较长建议包地并加密地孔。PCIe链路有发送差分对TX和接收差分对RX。发送对的质量直接影响接收端能不能恢复出干净信号所以TX的阻抗连续性和回流设计要重点盯。PCIe的RX和TX在同一个连接器附近时要注意它们之间的隔离避免串扰。USB这里有个容易混淆的地方USB 2.0的D/D-也是差分对但速率只有480Mbps对等长要求不算苛刻而USB 3.x的SuperSpeed差分是5Gbps以上阻抗要求90Ω布线要求严格得多。很多新手把USB 2.0和USB 3.0的差分对用同一套规则处理这是不对的速度和阻抗都不同要分开设规则。还有一个通用建议参考平面连续是所有高频信号线的底线。跨电源分割是大忌如果实在绕不开只能在分割处加高频退耦电容做桥接但这是补救措施不是首选方案最好还是在布局阶段就规划好平面分割让高速信号不要跨分割。3. 从规则到仿真完整验证流程实操有人觉得做仿真就是把板子画完以后跑一下看结果其实不对。我从项目一开始就会把仿真的动作拆成前仿和后仿两个阶段。前仿在布线之前做用来定拓扑和规则后仿在布线之后做用来验证是否达标。3.1 仿真在高速PCB设计里的定位先泼一盆冷水DRC规则检查永远替代不了仿真。DRC只能告诉你“有没有违反某个规则”但规则本身的阈值是否合理DRC不知道。比如等长约束设得松了DRC照样通过但实际时序可能已经崩了。反过来阻抗连续性这种问题DRC甚至查不出来因为它是跟着坐标位置变化的。仿真的价值是把链路里的反射、串扰、损耗、时序这些物理效应量化出来告诉你系统的“眼图还能睁开多少”。规则设计阶段先做前仿画完板子再做后仿后仿发现问题再回头改这个闭环是高速PCB设计的常态。不过也要提醒仿真结果做出来以后要留一定的设计余量因为模型跟实物之间总有差异。我一般要求仿真结果比预算多留15%~20%的余量不然实测容易翻车。3.2 前仿阻抗、拓扑和链路预算前仿一般在布线前用仿真软件搭一个拓扑把驱动器模型、传输线模型、接收端模型串起来。主要看几件事链路预算够不够、走线长度损耗有多少、阻抗变化影响多大、串扰是不是在容忍范围内。这时候用IBIS模型比较多芯片原厂一般都会提供。拿PCIe Gen3举例8GT/s的奈奎斯特频率是4GHzFR4板材的单位长度损耗大约在0.4~0.8dB/inch具体跟板材等级和铜箔粗糙度有关。如果走线长度是10英寸插损可能到8dB已经非常接近预算上限了。这时候就得考虑换低损耗板材或者缩短走线否则后仿大概率不过。前仿还能帮你决定“要不要加均衡”。有些高速接口依赖接收端的CTLE/DFE均衡但如果链路损耗太大均衡也救不回来。我在前仿阶段就会把驱动端的预加重和接收端的均衡参数扫一遍确认系统在最差条件下还有余量。3.3 后仿TDR、S参数与眼图判读后仿是布线完成后的验证最常用的是提取关键网络的S参数然后跑TDR、回损、插损、串扰和眼图。TDR时域反射计能看阻抗随位置的连续变化。操作方法是在仿真工具里设置一个阶跃源上升沿一般设20~50ps然后看差分阻抗曲线。曲线明显低于或高于目标阻抗的峰谷就是阻抗不连续的位置。TDR横轴是时间换算距离的时候用信号传播速度FR4介质中典型速度约6mil/ps因为TDR测的是往返时间所以距离等于时间乘以速度再除以2。比如在t10ps处看到反射对应位置大约在30mil处。S参数看频域表现。Sdd11是差分回损在目标频点附近应该越低越好一般期望低于-10dBSdd21是差分插损随频率升高逐渐下降如果出现异常的起伏或尖峰很可能是有谐振或者阻抗突变。串扰参数看Scc21和Scc12跟邻近网络的间距和隔离有关。眼图是最终判决。用伪随机码驱动链路在接收端恢复出眼图看眼高、眼宽、抖动。眼图闭合就说明链路余量不足。有一类常见情况是回损并不差但眼图还是不好这时候要去看是不是有串扰进来或者电源噪声太大。眼图是一个综合结果不要只盯着一个参数看。3.4 工具链选择与协同仿真思路常用的仿真工具有Cadence Sigrity、Keysight ADS、Siemens HyperLynx、Ansys SIwave/HFSS等。选型看公司license和个人习惯没有绝对的好坏。我做链路仿真用得比较多的是Sigrity和ADS。Sigrity的PowerSI和SystemSI做S参数提取和TDR很方便SpeedXP Suite处理整板检查也比较成熟。ADS的优势在于灵活可以把版图的EM模型和电路协同仿真结合起来比如用Momentum或者EMCoSim提取关键过孔、连接器的电磁模型再放回通道里做系统仿真。这种“版图EM模型电路拓扑联合仿真”的方式能把过孔、封装、连接器的寄生效应带进去比纯理想传输线准很多。HyperLynx的交互性不错适合快速评估改动的影响。SIwave和HFSS的3D电磁场求解能力很强适合做精细的过孔模型或连接器模型但算得慢一般不会拿整板去跑3D全波。我自己的流程是整板规模的S参数和TDR用Sigrity或HyperLynx先扫一遍找到可疑点后再把可疑区域的过孔或连接器模型导出到ADS或HFSS做精细分析。不要一上来就全板3D仿真又慢又难收敛还可能被无关细节干扰。4. 实战案例PCIe Gen3差分对链路修复全过程下面用我最近处理的一个实际问题完整走一遍定位和修改流程。这块板子的问题有一定的代表性大家可以对照看看自己有没有类似的隐患。4.1 现象与初步判断板子是一块8层的高速采集板主控到接口卡之间走了PCIe Gen3 x4链路速率8GT/s。现象是链路能正常训练到Gen3但在连续大压力读写时偶尔出现重传误码率明显高于预期。用示波器在接收端测眼图眼高偏低抖动偏大眼图模板余量不够。因为重传主要发生在数据读取方向我判断问题大概率出在TX链路上是发送端送出去的质量就差接收端再怎么均衡也恢复不回来。于是我把这套PCIe其中一条差距最明显的TX差分对提取出来做后仿验证。4.2 仿真定位阻抗突变与回流路径断裂用Sigrity提取这条差分对做TDR问题很快就暴露出来了。整段链路的差分阻抗目标应该是85Ω但TDR曲线显示有三处明显的异常第一处在连接器附近的换层过孔。走线从内层换到表层时过孔旁边的回流地孔位置太远加上过孔stub比较长阻抗在换层处掉到了72Ω左右比目标值低了约15%。第二处在BGA扇出区。主控芯片的BGA扇出走线有一段从4mil收窄到6mil再回到4mil的宽度变化而且这一段没有做渐变过渡阻抗在宽度变化的地方出现了一个明显的凸起最高接近100Ω。第三处最隐蔽有一段差分对走线正好跨过了内层电源平面的分割槽。虽然在布线图上看起来两根线没有断开但信号的回流路径被分割槽切断了。TDR在这个位置出现了一个高阻抗尖峰而且伴随着明显的振铃。再看频域参数。这条链路的Sdd11在4GHz处只有-6.8dB已经明显超过了常见的-10dB预算Sdd21插损在4GHz处约-3.2dB单看损耗还能接受但回损这么差说明反射占了很大比重这跟眼图差的现象是吻合的。4.3 修改方案与前后对比定位到问题以后改起来就有方向了。我一共做了三个修改。第一处换层过孔。把差分对的两个过孔重新摆位让它们保持对称并且间距和传输线线距保持一致在信号过孔旁边各加一个回流地孔间距控制在40mil以内同时和结构确认后做了背钻把过孔stub从原来的近30mil缩短到背钻工艺允许的5mil以内。第二处BGA扇出。把线宽突变的地方改成渐变过渡从4mil到6mil再回到4mil的过程用一个约50mil的斜坡过渡段代替原来的台阶避免直角。同时把necking收窄段的总长度控制在200mil以内。第三处平面分割。协调硬件和结构重新规划了电源地平面的布局让这条差分对全程参考完整的地平面不再跨分割。原来跨分割的位置用一排地过孔把分割两侧的地平面缝起来算是给回流电流搭了一座桥。修改完成后重新提取仿真结果对比如下参数修改前修改后备注TDR阻抗范围72Ω ~ 100Ω82Ω ~ 88Ω85Ω ±8%以内Sdd11 4GHz-6.8dB-18.3dB回损明显改善Sdd21 4GHz-3.2dB-3.1dB插损基本不变眼高260mV410mV大大改善总抖动34ps22psUI125ps余量更大实测表现和仿真也比较一致。修改后重跑压力读写连续跑了一整晚没有出现重传示波器测得的眼图模板余量也明显变好。这个案例里最值得记的倒不是最后的数字而是定位过程中暴露出来的一些设计习惯问题。4.4 实操心得这个案例说明很多高速问题不是某根线“画错了”而是整条链路的阻抗连续性和回流没人把关。规则约束如等长、3W确实重要但它不能保证S参数达标最终要以仿真和测试为准。还有三个细节值得单独说。第一个是BGA扇出区的necking长度。很多人把线宽收窄以后就忘了其实收窄段的长度是有讲究的收窄越长阻抗偏离目标值的部分就越多反射能量累积越严重。我一般要求收窄段不要超过200mil如果发现需要更长就得考虑调整走线分层或者换封装。第二个是回流地孔的位置。不是随便在过孔旁边打个地孔就行地孔离信号过孔太远回流电流就得绕一个大圈换层处的阻抗照样会塌。我习惯把回流地孔放在信号过孔30~50mil范围内而且最好在信号过孔的同一侧和信号流向平行。第三个是背钻的必要性。PCIe Gen3速率下过孔stub超过15mil就开始有明显影响到了Gen4/Gen5几乎所有的信号过孔都要考虑背钻或者盲埋孔方案。如果项目成本不允许背钻那就要在过孔数量和换层次数上做文章尽量少换层。5. 常见问题与排查技巧实录做高速PCB这些年很多问题被反复问到我把其中几个和差分对布线仿真关系最大的挑出来集中回答一下。5.1 PCIe发送差分对之间到底要不要等长这个问题网上吵得很热闹我直接给出结论要区分两个层面看。P/N对内等长是必须的这一点没有任何争议。PCIe收发器用的是差分信令P和N两个信号如果到达接收端的时间差过大差分转单端时就会产生严重的共模分量眼图会被直接破坏。所以对内P/N等长通常控制在±5mil以内个别高速规范会要求更严。lane与lane之间的等长要求就宽松得多。因为PCIe协议有弹性缓冲和deskew机制来做lane之间的对齐补偿布线阶段不需要像DDR那样严格等长。但宽松不等于完全不管如果lane之间差得太多比如一根走线5英寸、另一根12英寸链路预算的损耗差异会把接收端的均衡能力吃干抹净。我自己的做法是把同一条PCIe链路的lane与lane长度尽量控制在一个相对接近的范围比如±100mil内但不硬卡。5.2 TDR仿真结果怎么解读TDR仿真的难点不在于跑出一条曲线而在于把它跟物理位置对应起来。TDR横轴是时间显示的是信号从测试端口到故障点再反射回来的往返时间。用传播速度换算距离FR4介质中速度大约6mil/ps所以换算距离时要用时间乘以速度再除以2也就是1ps大约对应3mil。不过这个换算只是理想情况实际还要考虑过孔、焊盘、拐角带来的局部延迟变化。我的建议是TDR用来看趋势和定位大约位置不要追求精确到mil级。看到阻抗变化点以后回到PCB布局里去对照坐标一般都能找到对应的问题。看TDR曲线时重点看三件事阻抗是否落在目标范围内、变化是突变还是缓变、突变位置是否和换层过孔或焊盘重合。如果阻抗突变点很多不要一个个去猜优先看幅度最大的那个通常它就是主要反射源。5.3 仿真发散和结果不收敛怎么处理仿真发散或者不收敛做高速仿真的人应该都遇到过。常见原因大概有这么几类第一模型太复杂。整板3D全波仿真默认网格数量就很大如果板子上细节太多比如几十个连接器、上千个过孔很容易算不动或者不收敛。解决办法是分段拆开仿把过孔、连接器、封装单独建模型分析再在系统层面把结果串起来。第二网格剖分设置不合理。网格太粗结果精度不够网格太细计算量爆炸还容易不收敛。我的经验是先粗网格跑一遍看趋势再在关注区域局部加密。第三端口和边界条件设置错误。比如差分端口没有设置正确的参考点或者边界类型选错导致电磁场无法正确求解。这时候检查端口定义和边界条件比反复调整网格效率高得多。第四收敛阈值太严。有些求解器默认的收敛精度非常高遇到复杂模型很难达到。适当放宽收敛阈值只要结果变化不大就可以接受。有时候仿真不发散但结果明显不对比如S参数出现奇怪的尖峰。先别急着怀疑软件大概率是参考平面没赋好或者端口之间有意外耦合去检查你的模型设置比重新跑一遍更靠谱。5.4 高速差分对布线快速自查清单最后给一张自查清单布完线以后逐项打勾能帮你把大部分低级问题挡在仿真之前。检查项要求检查结果差分阻抗目标与协议/芯片手册一致PCIe 85Ω、USB3 90Ω等是/否线宽线距与叠层匹配用阻抗工具计算并留出板厂公差余量是/否对内P/N等长高速接口控制在±5mil以内是/否lane间等长同链路内尽量一致建议±100mil内是/否参考平面完整差分对下方无分割、无大面积挖空是/否换层过孔加回流地孔位置在30~50mil内是/否过孔stub高速信号建议背钻或盲埋孔是/否BGA扇出线宽突变做渐变过渡necking≤200mil是/否与其他信号间距至少3W时钟/高速串扰源至少5W是/否包地处理包地线打密集地孔离差分对留出间距是/否跨分割检查高速差分绝不跨参考平面分割是/否这张清单基本覆盖了我在第4章那个案例里踩过的所有坑。如果你布完线发现仿真结果不理想也可以先拿这张表去对照一遍很多问题其实在仿真之前就有征兆了。写到这里我已经把自己在高速PCB差分对布线仿真实战里最核心的思路和流程完整过了一遍。说到底高速差分对的设计并不神秘关键就是抓住阻抗连续、等长可控、回流完整这三个命门再用仿真把规则设计校验一遍。我自己也曾经只顾着等长、忽视了宽度突变和过孔stub直到仿真数据摆在面前才反应过来。希望这篇记录能给正在做高速板卡的你一些真正能落地的参考。