前阵子做了一个信号源项目要在Zynq-7000上生成一路频率实时可调的正弦波。查了一圈最合适的方案就是直接用Xilinx官方的DDS IP核。网上关于这个IP核的帖子不少但大多只讲仿真不管硬件或者只给配置不上资源分析。我这几天把完整流程走了一遍从IP配置、功能仿真到最终硬件实测中间踩了不少坑今天把这些记录整理成文。如果你正准备在Zynq-7000或者其他7系列平台上用DDS IP核这篇文章可以直接作为参考手册尤其最后那部分资源消耗分析平时很少有人在博客里写得这么细。1. 方案选型与DDS IP核设计思路1.1 为什么不自己写DDS而去用官方IP核DDS的原理其实很简单一个相位累加器每个时钟周期累加一个相位增量再把累加结果作为查找表的地址查表输出对应的正弦幅值。理论上自己写RTL也就几十行代码的事但真到工程里问题马上冒出来。首先是相位截断。一个32位相位累加器的输出你不可能全部拿去查表不然查找表深度是2的32次方谁也受不了。截断之后会引入杂散也就是频率谱上多出一堆不干净的谱线。想压低杂散常用做法是加相位抖动也就是用伪随机数来扰动相位最低位这个做法自己写调试起来很麻烦但Xilinx DDS IP核里是现成的选项选一个SFDR目标值它自动帮你把相位截断位数、抖动策略全都安排好。其次是接口规范。官方IP核遵循AXI4-Stream协议输入相位增量、输出样本数据都有tvalid/tready握手信号后级接FIFO、接DAC数据缓冲区都很顺。更重要的是DDS Compiler能自动优化查找表的实现方式相位位数少的时候用LUT分布式RAM位数多的时候用块RAM不需要你手动推断ROM或者管理BRAM布局这在资源紧张的时候省心太多。1.2 Zynq-7000这个平台好在哪我这次用的芯片是XC7Z020Zynq-7000系列。相比纯FPGA它最大的优势是PS侧带着双核ARM Cortex-A9PL侧跑DDSPS侧跑控制逻辑频率字和相位偏移量可以通过AXI总线实时写入。也就是说如果你想做一个“上位机调频率”的信号源不需要额外挂单片机Zynq一颗芯片全包了。具体到PL侧资源XC7Z020有53200个LUT、106400个触发器、140个DSP48E1、140个36Kb BRAM跑一个单通道16位输出的DDS绰绰有余。后面我会给出具体的资源数字你会发现DDS在这种规模的FPGA上是典型的小资源IP真正费资源的往往是给它喂数据的DMA、DAC接口逻辑和滤波模块。另外Zynq-7000支持Vivado和SDK协同开发硬件工程里把DDS、AXI-GPIO或者自定义寄存器封装到Block Design里SDK里写C代码就能改频率。所以我个人建议所有要“实时变频”场景都直接选Zynq而不是纯FPGA开发效率和灵活性不是一个量级。2. Vivado中配置DDS Compiler IP核的关键参数2.1 配置界面逐项拆解在Vivado的IP Catalog里搜“DDS Compiler”双击打开配置界面。第一页有四个关键参数Configuration Type、Channel Count、Operation Mode、Output Width。Configuration Type这里常见的是“Phase Increment”和“Phase Increment and Offset”。如果只是生成正弦波选前者就够。Channel Count就是通道数单通道选1多通道会共享查找表资源但实现方式是时分复用属于用时间换面积的做法。Operation Mode有“Phase Generator”和“Sin/Cos LUT”两种前者只输出相位累加值后面自己去接三角函数模块后者直接输出波形采样值大多数场景选这个。Output Width设为16位这是最常用的DAC位宽。第二页选SFDR和Phase Width这一页是性能和资源的真正分水岭。SFDR代表无杂散动态范围单位是dBc一般信号发生器对SFDR的要求在70到90dBc之间。Phase Width是相位累加器宽度也就是频率字的位宽它直接决定频率分辨率频率分辨率 系统时钟频率 / 2的Phase Width次方比如说系统时钟是100MHzPhase Width取32位分辨率就是100e6 / 4294967296大约是0.023Hz。这个精度意味着你要产生1.234567MHz这种频率32位累加器也能调得很准。但如果你的需求只到0.1Hz就够把Phase Width缩到24位36bit的加法器面积马上省下来。这就是典型的“按需指定别贪高”。2.2 相位增量与输出频率的计算方法相位增量的计算公式是一个标准工程公式PINC f_out * 2^N / f_clk其中f_out是目标输出频率f_clk是DDS工作时钟N是Phase Width取值。算出来的结果要取整到最近的整数这个取整过程本身会引入频率误差误差大小和N的选择强相关。N越大取整误差越小。举个例子系统时钟100MHz想输出1MHz正弦Phase Width选32位。PINC 1e6 * 4294967296 / 100e6 42949672.96取整就是42949673。这个值放到相位增量输入端口上实际输出频率和1MHz差大概0.02Hz完全可以忽略。到这里我多说一句频率字计算时一定要用64位运算尤其是在N取32位以上时32位整数乘法很容易溢出。我见过不少人直接在C代码里写uint32_t pinc f_out * (1 32) / fs;结果f_out一大的时候溢出频率直接算错。稳妥做法是强制转成64位再除最后截断到N位。2.3 s_axis_phase_tdata接口的位分配陷阱这是DDS IP核使用中特别容易翻车的一个点。配置页面里如果同时勾选了Phase Increment和Phase Offset那么输入接口s_axis_phase_tdata的总位宽是两者之和低位是增量字段高位是偏移字段。很多新手只看接口总位宽直接把一个32位频率字接到tdata上结果高频段等于同时写进了相位偏移波形相位乱跳。我在第一次搭工程时就栽在这个上面配置里“phase offset”没勾但tdata直接连了一个64位总线的高32位仿真波形怎么看怎么不对。解决办法是务必打开IP核的XCI文件或者图形界面中的“Implementation Details”页签看清通道字段channel、增量字段PINC、偏移字段POFF在tdata中的确切位置再按位拼接。如果只使用增量模式tdata宽度就是Phase Width不存在这个问题但检查一遍总没坏处。配置页面里“Frequency per Channel”这个选项也值得注意如果选择固定频率输出IP核会把频率字内嵌固化省掉外部接口资源上也能省出一小截。3. 从零搭建仿真环境Testbench设计与波形验证3.1 最小可仿真工程结构我习惯先建一个最简工程只放DDS和顶层wrapper把仿真跑通了再往系统里集成。这样可以隔离问题出错误时不用在复杂工程里大海捞针。顶层代码里例化DDS IP核外加一个寄存器把输入tvalid拉高。这里有一个细节DDS Compiler的s_axis_phase_tvalid拉高一个周期IP内部就会持续按这个频率字生成波形但如果tvalid一直拉低输出会停下来。所以我一般用复位释放后的一个时钟上升沿将tvalid置为常高保证DDS自由运行。module dds_top( input wire clk, input wire rst_n, output wire [15:0] sine_out, output wire valid_out ); reg [31:0] phase_inc; reg phase_tvalid; always (posedge clk or negedge rst_n) begin if (!rst_n) phase_inc 32d0; else phase_inc 32d42949673; // 1MHz 100MHz, 32-bit end always (posedge clk or negedge rst_n) begin if (!rst_n) phase_tvalid 1b0; else phase_tvalid 1b1; end dds_compiler_0 u_dds ( .aclk (clk), .s_axis_phase_tvalid (phase_tvalid), .s_axis_phase_tdata (phase_inc), .m_axis_data_tvalid (valid_out), .m_axis_data_tdata (sine_out) ); endmodule这段代码里phase_inc被我写成了常量实际项目中如果由PS侧改写只需把这个寄存器接到AXL寄存器输出即可。特别注意s_axis_phase_tdata的总位宽上面这个工程Phase Width选32位所以tdata也是32位直接赋值没问题。3.2 Testbench怎么写得又快又准写Testbench的核心目标就两个验证波形频率对不对验证时序有没有违反握手协议。频率对不对可以直接数波形周期或者更严格的做法是仿真完导出数据做FFT看主瓣位置和旁瓣水平。这里给一个最简Testbenchmodule tb_dds; reg clk 0; reg rst_n 0; wire [15:0] sine_out; wire valid_out; always #5 clk ~clk; // 100MHz时钟 initial begin #20 rst_n 1b1; #10000 $finish; end dds_top uut ( .clk (clk), .rst_n (rst_n), .sine_out (sine_out), .valid_out (valid_out) ); initial begin $dumpfile(dds_tb.vcd); $dumpvars(0, tb_dds); end endmodule在Vivado自带的Simulator里直接跑10us然后展开sine_out这个16位有符号数你会看到标准正弦波。跑仿真的时候放大到1MHz周期也就是1000ns一个完整正弦周期数一下波形确实有10个周期在10us里这样频率验证就过了。如果想让波形的质量更直观可以把仿真数据以$fopen/$fwrite的方式写成文本文件再用Python或MATLAB做FFT看有没有明显的杂散尖峰。Xilinx DDS IP核如果打开了抖动选项杂散会被打散到噪声底FFT底噪会稍微抬高这是正常的。3.3 仿真要特别注意的几个细节第一个细节是输出延迟。DDS IP核的输出数据与相位输入之间不是零延迟中间有多级流水线具体周期数在配置概要里会显示。如果要严格同步多个通道或者需要精确知道“频率字改写后系统多久才反映到输出”必须查清这个latency值。默认情况下延迟大约在8到15个时钟周期之间不同配置差异很大。第二个细节是tvalid和tdata要一起观察不能只看波形。AXI4-Stream协议里数据有效的时刻是tvalid拉高的时钟周期如果tvalid周期不对即使tdata看起来像正弦也不能采。第三个细节是相位截断效应对波形起始相位的影响。仿真启动时相位累加器一般从0开始输出波形从正方向起跳。相位偏移字段可以在硬件工程运行时设置但要记住相位偏移是按相位累加器N位全宽设置的比如32位累加器偏移180度对应的POFF是2的31次方不是一些文档里写的直接除以2。这个换算关系我吃过亏在4.3节会有具体分析。4. 硬件实测在Zynq-7000上跑起来4.1 时钟约束和XDC设置仿真跑通后就是综合、实现、上板。Zynq-7000的PL时钟来源有几种板载晶振直接进PL专用时钟引脚、PS侧FCLK_CLK0输出到PL、或者通过MMCM/PLL倍频分频。无论哪种XDC约束里必须正确描述时钟频率否则时序分析全是空炮ILA抓出来的波形也可能不对。如果板子上有100MHz差分晶振进PLXDC大概这样写create_clock -name sys_clk -period 10.000 [get_ports clk_p] create_clock -name sys_clk_n -period 10.000 [get_ports clk_n]如果通过PS侧FCLK_CLK0给PLFCLK_CLK0默认频率在Vivado Block Design里设置约束一般自动生成不用手写。这里还有一个小坑很多开发板的PL时钟引脚和PS时钟引脚不能混用直接看原理图确认。DDS这类单时钟IP还好如果系统同时有DDR、以太网多个时钟域建议在Block Design里用MMCM统一管理时钟不要裸时钟直接接IP。4.2 用ILA抓内部信号验证DDS硬件上我用的验证手段是ILAIntegrated Logic Analyzer这是Xilinx FPGA调试最常用的工具。ILA核采用AXI接口或native接口把DDS输出的sine_out、valid_out、phase_inc三个信号分别连到probe0、probe1、probe2然后设置触发条件触发模式basic单击触发条件设置为上升沿Sample Data Depth1024或者4096这个深度足够观察很多个1MHz周期采样方式连续不用等到tvalid因为DDS一直在产生数据只有锁定触发时稍微等待生成bitstream后打开Hardware Manager下载到设备点运行ILA窗口会实时抓到DDS输出波形。你可以用光标工具测量两个波峰之间的时间间隔换算频率对比仿真结果。我实测下来1MHz设定频率在波形上量出来的周期是1000ns误差完全落在0.1%以内说明IP核和时钟配合没有问题。注意ILA本身会消耗少量资源而且抓取信号过多过深会让布线困难。调试完成后要从工程里删除ILA再生成最终版本不然白扣资源和功耗尤其是PL侧资源本来吃紧的情况下。4.3 实测与仿真结果偏差的原因硬件实测和仿真出现偏差一般逃不出三个原因。第一是时钟频率不是预想值。Zynq的PS侧FCLK如果不经过PLL精确配置实际频率可能有误差。此时应该把ILA的采样时钟当作基准反过来推算DDS实际输出频率。比如ILA时钟显示是100MHz但实际是99.99MHz输出频率自然差一点。第二是数据格式问题。DDS输出的是二进制补码有符号数如果后级DAC要求无符号二进制输入必须做电平搬移。常见做法是取补码的最高位取反assign dac_data {~sine_out[15], sine_out[14:0]};这个 操作相当于加了一个32768的直流偏置正弦波从-32768~32767变成0~65535和单极性DAC完美匹配。如果忘了这一步实测波形会出现负半周被截断的现象看起来像是二极管半波整流特别容易误判成DAC故障。第三是相位偏移换算错误。用PS设置POFF时偏移值等于偏移角度除以360度再乘以2的N次方。别直接写angle * 2要用poff (uint32_t)(sphase * 4294967296.0 / 360.0)。有一次我用整数除法计算结果POFF为0硬件上相位偏移功能看起来就是“失效”的排查了半天才发现是公式写错了。5. 资源消耗实测与优化方向5.1 不同配置下的实测资源占用对比我在XC7Z020上分别测了三组DDS配置的资源占用Vivado 2018.3综合实现后从Report Utilization里读出的数据配置项配置A固定频率配置B可编程频率配置C双通道可编程Phase Width32 bit32 bit32 bitOutput Width16 bit16 bit16 bitSFDR75 dBc75 dBc75 dBc输出模式Sin onlySin onlySinCosLUT约280约430约860FF约340约520约980Block RAM Tile112DSP48E1000三组配置的DSP48E1都是0这说明纯Sin/Cos DDS的查找表在7系列里既不调用DSP乘法器也不调用专用乘法器。实际上DDS IP核的数学本质是加法加查表除非你在这个IP里开启多通道数字上变频之类的选项才会看到DSP资源有占用。从A到B资源上涨主要来自s_axis_phase_tdata相关的寄存器和布线。固定频率模式下频率字编译期间就固化在IP内核里不需要外部输入寄存器这是A更省资源的原因。如果最终产品的频率在出厂前就确定强烈建议用固定模式如果必须在运行过程中调频那就老老实实可编程模式。双通道SinCos是给正交信号处理用的LUT基本翻倍BRAM也翻倍因为正弦余弦各需要一份采样点数据或者多路复用要更多存储。在做I/Q调制或锁相放大器时可以选它普通单通道场景没必要。5.2 资源瓶颈分析和优化方法看资源报告不要只看总量关键在于识别“瓶颈资源”。单通道DDS的两个主要开销来自查找表的存储资源LUTRAM或BRAM和相位累加器的寄存器资源。查找表深度由SFDR目标决定。SFDR要求越高IP核越需要保留更多相位高位去查表查找表深度按2的幂增长。做一个简单换算SFDR每提高6dB大约需要额外1位相位精度相位每多1位查找表深度翻倍。这也是为什么SFDR从75dBc加到90dBc时BRAM或者LUT消耗可能增加不止一倍。如果LUT是瓶颈可以把实现选项改成BRAM。DDS Compiler的配置界面里有“Memory Type”选项选Auto、LUTRAM或Block ROM。7系列上当相位位数超过12位左右LUTRAM方案就会显著消耗LUT此时选Block ROM用BRAM实现查找表LUT占用大幅降低代价是BRAM多占一点。我实测把一个16位输出、SFDR 90dBc的DDS从LUTRAM改成Block ROMLUT直接降了约200BRAM从1块变成2块。如果FF是瓶颈可以把Phase Width从32位降到24位。24位累加器的频率分辨率在100MHz时钟下大约是6Hz很多控制类应用完全够用但寄存器资源能省几十个。再加上关闭抖动选项也能省一点FF不过SFDR可能变差属于性能换面积的操作。具体怎么取舍看你的系统到底是LUT紧张、FF紧张还是BRAM紧张有针对性地降。5.3 和手写DDS的资源对比同样参数32位相位累加器、16位输出、75dBc左右的SFDR手写一个相位累加器加查表LUT消耗通常在100到150之间FF大约100看似比官方IP核少了近一半。但这只是表面数字。手写方案要达到同样的SFDR需要自己做相位抖动、自己做查找表ROM的位宽优化、自己做流水线延迟补偿这些代码逻辑一旦复杂资源就上去了。而且官方IP核经过了多平台验证时序收敛起来比手写稳定。在Vivado里跑100MHz也许手写的也能过时序但跑到250MHz以上官方IP核的流水线结构和寄存器布局优势就很明显了。我的观点是除非你是在做毕业设计或者想深入理解DDS原理否则工程上直接上IP核性价比高得多。6. 常见问题与排查技巧实录6.1 快速排查表现象可能原因解决方案输出一直为常数或全零s_axis_phase_tvalid没有拉高检查复位释放后tvalid是否常高仿真波形是锯齿而非正弦相位位数截断太严重相位累加器宽度不足增大Phase Width或降低SFDR目标实测频率和理论值偏差大输入时钟频率不对或PINC计算溢出用64位计算PINC用ILA复核时钟频率波形有严重量化台阶或毛刺输出位宽太低或抖动功能被关闭增加Output Width打开抖动选项双通道输出互相干扰通道字段CHAN_WIDTH未正确填入tdata按IP核文档拼接通道ID到tdata高位上板后发现波形锁不住ILA触发电平或时钟域选择问题确认ILA时钟和DDS时钟同源看tvalid条件6.2 几个值得养成的操作习惯调试工程时建立一个“信号观察列表”把DDS的tvalid、tdata、phase_inc全部拉出来放在同一个波形窗口里。确认tvalid拉高的同时tdata才有效这两个信号永远绑定在一起看。官方文档很多时候不会提醒“tvalid不拉高输出会暂停”但你在硬件上一定会碰到。在Block Design里使用DDS时注意Phase Increment输入往往来自AXI寄存器这些寄存器默认上电为0。如果PS侧固件还没跑起来就把DDS使能你会先看到一段时间的输出0等固件写入频率字后才正常。这就需要在硬件设计时加一个使能位或者让PS在初始化频率字之前把DDS的tvalid引脚置为低避免“启动瞬间输出0频率”的假象。还有一点值得单独强调DDS的SFDR参数不等于最终系统SFDR。如果你的后级DAC位数只有12位DDS输出16位是合理的因为DAC会截断低4位但截断后系统整体SFDR会受DAC限制。所以别盲目把DDS的SFDR配到100dBc以上后级模拟链路才是限制项配置过高的SFDR只浪费资源。6.3 频率实时切换的无毛刺设计如果要在运行过程中改频率比如做一个线性调频信号直接把新的PINC值写进s_axis_phase_tdata会有一个问题新值不一定在时钟边沿处恰好与老值的采样时刻对齐可能造成输出波形相位不连续。对正弦波而言相位不连续会产生频率切换瞬间的频谱毛刺。解决办法是让频率字等tvalid释放的边界才更新。DDS Compiler支持“Streaming”模式可以在过程中持续更新频率字但需要控制好写时序。我实测最稳的方式是在PS侧通过AXI寄存器写入后用软核产生一个频率更新脉冲这个脉冲要经过同步器进入PL保证和PL时钟对齐后再去锁存相位增量到DDS接口。完整代码逻辑有些长核心思想就是数据路径上的寄存器更新必须同步在DDS的aclk域不能异步乱写。写在最后一点个人体会整个过程走下来我的感受是DDS IP核本身并不难难的是把它放进一个具体的工程里时各种外部因素——时钟、接口位宽、相位偏移换算、资源权衡——叠加在一起才是真正考验人的地方。尤其是资源消耗分析它不只是看一眼Utilization Report的事而是要理解DDS的查找表深度和SFDR之间的指数关系才能在系统资源不足时快速做出正确的取舍。这篇记录里提到的每一组数字和波形判断都是我实际在XC7Z020上跑过的结果希望能让后来的人少走一点弯路。