做PLL设计这些年最让我无语的一件事就是方案评审时大家争VCO争得面红耳赤对电荷泵死区补偿也反复抠细节唯独反馈路径上那个分频器经常被一句“随便用个计数器就行”带过。可实际情况呢流片回来频率上不去、带内相噪抬高、输出占空比失衡甚至低频失锁查到最后十有八九都跟分频器的选型脱不开干系。分频器电路在PLL锁相环中的角色远不止“把频率除以N”这么简单。它工作在VCO反馈路径的最前端处理的是整个环路里频率最高的信号同时又要兼顾功耗、噪声、可编程范围和工艺电压的适应能力。目前主流实现就是两大流派CMOS逻辑分频器和CML电流模式逻辑分频器。这篇文章我想结合自己从低频MCU锁相环到10GHz以上SerDes收发机的实际项目经验把这两种方案的电路原理、性能差异、工程取舍和选型方法一次讲透。先说清楚一个容易混淆的点一提到CMOS很多朋友脑子里冒出来的是开机时主板上那句“CMOS battery is bad”或者“CMOS checksum error”。那说的是BIOS里的CMOS RAM是电池供电的存储电路跟咱们做PLL分频器用的CMOS工艺和CMOS逻辑压根是两个世界。本文讨论的CMOS指的是用互补金属氧化物半导体晶体管构成的门电路逻辑CML则是电流模式逻辑Current Mode Logic两者在电路形态、功耗曲线和适用频段上差异巨大。1. 先搞清楚分频器在PLL里是干什么的1.1 分频器在PLL环路中的位置和作用标准的电荷泵PLL是个闭环反馈系统。压控振荡器VCO输出高频信号经过反馈分频器得到Fdiv与参考时钟Fref一起送入鉴频鉴相器PFD。PFD比较两者的相位差输出脉宽信号控制电荷泵对环路滤波器充放电产生的控制电压反过来调谐VCO频率。稳态锁定后Fdiv等于Fref于是VCO输出频率Fout等于N倍的Fref这个N就是整个反馈路径的分频比。从这个闭环结构能看出分频器在物理上处于VCO之后、PFD之前。它的第一个作用是频率扩展参考时钟通常来自几兆赫到几十兆赫的晶振PLL靠分频器把VCO的几百兆甚至几十吉赫频率降到跟参考同量级。第二个作用是提供可编程分频比实现频率综合。第三个作用往往被忽略分频器输出的反馈时钟边沿质量直接决定PFD看到的相位误差里掺了多少额外噪声。一个抖动很大的反馈时钟会被PFD当作真实的相位起伏去调整VCO等效于把噪声注入了整个环路。从数学上看更直观。反馈分频器本身贡献的相位噪声经过PLL环路后在带内会以分频比N的平方倍折算到输出端。假设N是100分频器噪声折算过去就是40dB的恶化量。注意这不是我随便举的例子很多实际系统里分频比远不止100比如2.4GHz频点配26MHz晶振N就是92到了5GHz频段配30.72MHz参考N能到160以上。分频比越大分频器噪声对输出相噪的影响越致命。1.2 为什么分频器被忽略却经常“背锅”我见过一个真实案例。一颗2.4GHz频综芯片第一版流片回来VCO调谐范围和相位噪声单独测试都正常可整个PLL锁定后的带内相噪比仿真高了差不多3dB。团队排查了很久最后发现就是反馈分频器惹的祸。当时设计师为了节省功耗直接拿一片高速CMOS分频器接在2.4GHz输出上。功能上确实能分频但CMOS触发器每次翻转瞬间的电流尖峰很大通过电源网络和衬底耦合到了VCO的调谐线相当于给VCO控制电压叠了一层高频扰动相噪自然劣化。还有一次一个多通道收发机里的10GHz分频器测试发现输出占空比严重失衡导致后面的CDR锁定困难。查根因CML分频器本身没有问题问题出在版图上差分走线长度差了几十微米而且共模点没有加合适的去耦电容。一个小小走线不对称在高频下就足以让占空比偏移好几个百分点。这两件事给我的教训是分频器虽然功能逻辑简单但它处在高频敏感节点上电气设计和版图设计的要求一点都不比VCO低。忽略它的代价往往是流片后的debug周期被拉长两三倍。2. CMOS与CML的核心差异2.1 CMOS分频器的特点CMOS逻辑分频器的基本单元就是标准的CMOS触发器。D触发器把反相输出接回D端时钟每来一个上升沿输出翻转一次这就是一个二分频。多个二分频器串联可以得到4、8、16分频……加上一些反馈逻辑和counter就能实现任意整数分频和双模分频。CMOS方案的最大优势是功耗和灵活性。CMOS是动态功耗主导P大致等于C乘以VDD的平方乘以工作频率再乘翻转因子频率越低越省电静态时几乎不消耗电流。可编程可太方便了多位计数器用HDL描述、综合、布局布线一气呵成跟整个数字基带做在同一个流程里。输出摆幅是轨到轨直接驱动后面的数字逻辑完全没问题。但它有两个硬伤。第一是工作频率天花板。CMOS触发器要完成一次状态翻转必须经历节点电容的充电和放电再加上管子本身的传输延迟频率稍高就力不从心。普通静态CMOS触发器在几十纳米工艺下稳定工作到1GHz已经不错用TSPC真单相时钟动态逻辑可以推高到几个GHz但设计余量明显变小。第二是电源和衬底噪声。CMOS翻转瞬间有短路电流和充放电电流尖峰这些高频电流分量容易耦合到敏感的模拟模块在数模混合芯片里尤其要小心。2.2 CML分频器的特点CML电流模式逻辑的逻辑状态不是靠管子完全开通/关断来表示而是靠恒定电流在左右两个差分支路之间切换。一个典型CML锁存器由输入差分对管、交叉耦合锁存对管、尾电流源和两个负载电阻组成。时钟控制尾电流到底往输入对还是锁存对走决定电路处于采样还是保持。CML的优势首先是速度。由于输出摆幅可以做得很小单端200到400mV很常见负载电阻也不大节点电容充放电时间常数短翻转速度快得惊人做到10GHz以上轻轻松松。其次是噪声性能差分结构天然抑制共模电源噪声和衬底噪声而且尾电流恒定它抽取的电源电流没有大幅度突变动态di/dt噪声远小于CMOS。再次是对称性好只要差分对和负载电阻匹配正负半周特性一致占空比容易做准。代价也很实在。第一是静态功耗大不管有没有数据翻转尾电流都在流。第二是输出摆幅小不能直接驱动CMOS数字电路必须加电平转换。第三是对电压裕度敏感传统CML结构要求尾电流源、输入对管和负载电阻叠在一起电源电压太低就捉襟见肘先进低压工艺里常常需要改用折叠式结构。第四是有最小工作频率限制这一点后面我会专门讲。2.3 关键指标量化对比我把自己常用的对比表贴在下面这些数值基于几十纳米工艺和典型负载数量级可以作为方案预评估参考不同工艺节点会有差异但趋势是稳定的。对比项CMOS 分频器CML 分频器最高工作频率0.1~3GHz视工艺与优化程度5~30GHz可到毫米波功耗模型动态功耗随频率升高而升高静态功耗与频率关系较小2GHz左右功耗量级约100μW~1mW约1~5mW输出摆幅轨到轨VDD至GND300~800mV差分可调相位噪声底偏高电源与衬底耦合敏感低抗共模干扰强与后级接口直接接CMOS数字逻辑需电平转换/缓冲器可编程性容易实现多位计数器不适合直接做复杂逻辑低压工艺适配随工艺微缩优势明显电压裕度紧张需改进结构版图敏感度相对宽松差分对称性要求很高这个表其实回答了一个最基本的问题为什么会出现两种分频器流派而没有被哪一种彻底统一。因为它们根本不在同一个赛道CMOS赢在功耗、面积、可编程性和集成便利性CML赢在速度、噪声和稳定性选择哪个完全取决于系统最看重什么。3. 常见分频器电路的深挖与设计要点3.1 CMOS分频的实现TSPC D触发器低速应用直接用静态CMOS D触发器就行了主从锁存器加传输门结构简单可靠没有最低频率限制静态也能保持状态。但它的问题在于传输门串在信号通路里增加了延迟高频下性能很差。要提高CMOS分频速度工程上最常用的是TSPC结构。TSPC的思想是用单相时钟省掉传输门和互补时钟通过一组预充/求值网络实现触发。一个典型TSPC D触发器有两到三级级联某一级在时钟低电平时预充电到高电平高电平时根据输入求值下一级再反过来等时钟相位变化时把前级结果锁存并输出。前后级交替预充和求值就实现了边沿触发。把TSPC D触发器的反相输出接回D输入每个时钟上升沿输出翻转一次就是一个高速二分频器。多级级联可以组成更长的分频链。实际设计里要注意两个致命细节。第一是动态节点漏电预充节点在保持阶段是悬空的低频时电荷会通过漏电逐渐流失导致状态翻转错误所以TSPC分频器存在最小工作频率。第二是预充管和求值管的竞争在电源电压偏低、工艺角偏差大的时候两个管子可能同时导通造成额外功耗甚至逻辑失效管子的尺寸比例得花心思调。做分频链的时候我习惯从后往前逐级加大触发器尺寸。最后一级要驱动测试焊盘或后级缓冲器负载最重尺寸必须大中间各级看下一级的输入电容来定最前端输入级尺寸尽量小减少对VCO的负载。这样既保证信号完整性又不至于功耗失控。3.2 CML分频的实现CML锁存器CML分频器的核心单元是CML锁存器。由尾电流源提供恒定电流输入差分对管负责采样交叉耦合锁存对管负责保持两个负载电阻把电流转换为输出电压。时钟通过控制本级电流的走向决定锁存器工作在采样还是锁存状态。理解CML的一个简单方法是看电流方向。时钟波形决定尾电流是通过输入差分对还是锁存对。对输入差分对来说当尾电流流过它时电流会流向输入电压更高的一侧在那一侧的负载电阻上产生压降于是输出端就反映了输入信号。当尾电流转移到锁存对时交叉耦合的正反馈会把当前的差分状态锁住。要做出一个CML二分频器需要两个CML锁存器级联成主从D触发器结构再把Q反相输出Qn接回D、Q输出接回Dn形成差分反馈。时钟到来时输出状态就发生一次翻转。这里对连接顺序要特别小心接反了不仅不能分频还可能产生振荡或锁定到奇怪的状态。CML设计里两个参数很关键输出摆幅和共模电平。单端输出摆幅等于尾电流乘以负载电阻是我设计中最先确定的参数。摆幅太小下一级没法可靠判断摆幅太大负载电阻和尾电流都要加大功耗和电压裕度就紧张。我把单端摆幅设在200到400mV之间这是一个经过多个项目验证的甜点区。共模电平取决于负载电阻上端的接法一般要保证输出信号能驱动下一级同样的CML锁存器同时给尾电流源留够电压余量。负载电阻可以用多晶硅电阻或者PMOS有源负载。多晶硅电阻工艺匹配好、噪声低但占用面积大PMOS负载面积小但对电源噪声更敏感。低压工艺下传统CML堆叠的电压裕度不够可以用折叠式CML结构把负载放到尾电流源下方或者用动态CML降低静态电流这些都是在具体工艺下不得不做的妥协。3.3 从CMOS到CML的混合分频架构实际工程里很少只用一种逻辑走完整条分频链。因为VCO频率可能好几GHz而PLL又要求分频比灵活可变。纯CML做个三位计数器的功耗和复杂度高得离谱纯CMOS又跑不到那么高的频率。绕来绕去最优解几乎都是混合架构。常见布局是VCO输出先接一个高速预分频器固定除2或除4把信号降到1GHz以下低频段再交给CMOS可编程计数器实现灵活分频比。前端预分频器用什么逻辑取决于起始频率。1GHz量级用高速TSPC CMOS可行2GHz以上我直接上CML不犹豫。这里必须提一个经典方案双模预分频器配合吞脉冲计数器。一个32/33双模预分频器配合5位吞脉冲计数器A和6位主计数器M可以实现分频比N等于M乘以32加A。A小于32M取合适的值就能覆盖一个很宽且连续的分频比范围同时前端预分频器工作频率仍然很高。这个架构在射频PLL里极其普遍不仅解决了速度问题也解决了可编程范围问题。混合架构的接口设计经常被当作小事实际坑很多。CML输出只有几百毫伏摆幅不能直接驱动CMOS栅极。常用方案是用自偏置反相器放大器把CML差分信号放大成轨到轨的CMOS信号。这个放大器需要有稳定的直流工作点还要有足够的带宽不然输出边沿变缓后级计数器照样容易误触发。更讲究一点的做法是先做差分到单端转换再经过两级反相器整形每一级的尺寸逐级放大把摆幅和驱动能力同时做上去。4. 性能对比实测记录4.1 不同频率点的功耗与最高工作频率理论说了那么多我还是喜欢用实测数据说话。这里分享一颗40nm工艺测试芯片的结果。芯片里同时集成了三路分频器CMOS静态DFF分频链、TSPC动态分频链、CML分频链。三路输入接同一个外置信号源输出用示波器和频谱仪观测。1GHz输入条件下CMOS静态DFF四分频链功耗约280微瓦TSPC四分频约150微瓦CML四分频约1.8毫瓦。这个量级差很直观CMOS的低功耗优势在1GHz以下显示得明明白白。到了5GHz静态CMOS已经跑不动了TSPC还能工作但输出波形边缘明显变缓功耗升到500微瓦出头。CML依然稳定功耗还是约1.8毫瓦几乎没有变化。到了10GHzTSPC也到了极限输出抖动急剧增大而CML还能稳定跑到15GHz以上。CML功耗几乎跟频率无关这件事我第一次实测时也惊讶了一下。原因很简单它的电流是尾电流源固定的不管有没有数据翻转电流恒定功耗就是VDD乘以电流跟翻转率无关。这在低频看起来是浪费但在高频就变成了优势——频率再高也不会有额外功耗爆炸。4.2 相位噪声与抖动实测对比相位噪声测试更有参考价值。我把三路分频器分别接同一个干净的1GHz载波信号用信号分析仪测输出相噪。在1MHz频偏处CMOS静态分频器输出相噪约零下158dBc/HzTSPC约零下163dBc/HzCML约零下169dBc/Hz。CML比CMOS静态整整好了11dB。放到PLL环境里这个差值会被放大。前面说过分频器噪声在带内以20logN的系数折算到输出端。假设N是10040dB折算下来采用CMOS分频器会比CML方案在带内多恶化11dB。对通信系统来说这就可能是EVM调制误差向量是否达标的差距。抖动方面用高速示波器测TIE抖动。CML分频器输出的随机抖动大约只有CMOS分频器的三分之一到二分之一。原因还是那个老生常谈CML输出摆幅小、边沿陡、差分对称信号过阈值时对噪声不敏感CMOS则是大摆幅、转折点电压对噪声更敏感翻转时刻的随机波动自然更大。4.3 PVT影响实测芯片设计离不开PVT分析也就是工艺角、电压和温度的变化。实测下来CMOS分频链对温度非常敏感。温度从零下40摄氏度跑到125摄氏度阈值电压下降翻转速度变快但漏电也会增大低温时速度反而下降最高工作频率掉得明显。如果设计恰好把频率余量卡在某个很紧的位置低温下失分频是常有的事。CML则平稳得多性能主要由偏置电流决定只要电流源本身的温度系数控制好频率和功耗的变化都比较小。电压变化的影响也类似。CMOS在高压下速度快、低压下速度锐减对VDD的依赖很强。CML主要看电压裕度只要还有足够的裕度性能变化平缓。我在做车载和工业级项目时温度范围要求很宽即便目标频率不算特别高也会认真考虑用CML或者至少在关键预分频级用CML来规避PVT风险。5. 分频器选型指南5.1 先回答这几个问题再谈选型分频器选型不是拍脑袋我每次做方案前都会拉着团队先过一遍下面几个问题把答案写明确再谈选型。第一个问题VCO工作频率范围和分频器所在的位置。如果是固定频点选型就简单卡着频率挑方案如果是宽频带VCO分频器必须覆盖整个频率范围的高端否则高频段锁定不了。第二个问题功耗预算。电池设备可能整个PLL射频前端加起来只有几毫瓦预算CML光一个分频器就吃掉一多半这时候只能压榨CMOS的性能极限或者做分时供电。第三个问题带内相位噪声指标。对相噪要求苛刻的雷达、通信系统分频器噪声底必须压得足够低CML优势明显。第四个问题分频比可编程需求。需要连续可变且范围宽后端必须用CMOS计数器前端再配预分频器。第五个问题工作模式有没有多频段兼容。有些PLL需要跨几个频段工作分频器要支持旁路或者切换不同逻辑路径。这些答案写出来选型表基本就已经形成了剩下的只是把约束条件代入到方案里权衡。5.2 选型速查表下面这张速查表是我多年项目经验的压缩版可以当设计起步的参考。应用场景推荐方案理由MCU内置PLL输出低于500MHz全CMOS静态或TSPC功耗低、面积小、频率足够中频射频PLL0.5~2.5GHzTSPC CMOS或CML预分频CMOS可编程在功耗与性能之间取平衡射频收发机PLL2~7GHzCML除2/除4预分频CMOS可编程高频预分频必须快后端可编程灵活高速SerDes和CDR高于10GHz全CML或SiGe CMLCMOS物理上无法胜任超低功耗IoT低于200MHz低功耗CMOS追求最小功耗车载/工业宽温PLLCML或加强型CMOS需要充足的PVT余量这个表不是死的。比如2到3GHz这个区间有些优化得很好的TSPC CMOS也能干如果功耗预算卡得死可以先选TSPC如果相噪指标严苛还是老实上CML。5.3 容易被忽略的细节选型定了设计也做了真正让人翻车往往是一些看起来很小的地方。电平转换器别贪省事。CML转CMOS的自偏置反相器如果直流工作点没对准输出占空比会明显恶化甚至变成全高或全低。我的习惯是在仿真里让输入共模电压在目标范围上下浮动两成保证整个范围内输出占空比漂移不超过3%否则就要调整反相器的阈值或者加前置放大器。版图对称性对CML是生死线。负载电阻失配、差分走线不等长、尾电流源两侧不对称都会直接转化为占空比失调和共模噪声。CML分频器的版图必须中心对称敏感差分对周围加保护环电源滤波电容尽量贴近电路。这句话我说过无数次但每次流片后总有人不信邪然后踩坑。高频走线的信号完整性问题在射频PLL里尤其突出。分频器工作频率高走线略长就可能变成辐射天线把杂散信号耦合到VCO或者周边的模拟电路。分频器放在VCO附近本身合理但两者之间要有足够的地孔隔离带敏感走线要尽量短和直。测试接口也要提前规划。分频器输出是调试PLL时最重要的观测点VCO是否起振、频率是否落在预期范围这些都可以通过分频后的信号在测试端观察出来。设计时把分频链上关键节点的测试选通留出来后面调试能省很多事。6. 常见问题与排查技巧6.1 高频段跑不上去仿真和实测中分频器在目标高频下输出波形紊乱、分频比错误、甚至完全失分频这是最常遇见的问题。CMOS分频器优先查其触发器速度瓶颈。信号边沿是不是太缓了前级驱动能力够不够逐级看内部节点波形找到翻转最慢的那一级加大对应触发器尺寸。同时检查动态节点有没有漏电路径时钟树延迟是否均衡。CML分频器重点量尾电流和输出摆幅尾电流不足时锁存器增益不够分频自然失效摆幅太小后级判断困难适当增加尾电流或负载电阻。再查版图寄生一根长走线叠加栅电容时间常数大到无法翻转高频失分频的锅经常出现在这里。6.2 相位噪声恶化PLL输出相噪带内异常抬高或频谱出现明显杂散首先要隔离噪声源。把分频器单独接上干净信号源测输出相噪如果分频器自身就差重点查电源去耦和衬底隔离。CMOS分频器对电源纹波和衬底传导非常敏感可以在它的电源引脚上加RC滤波版图上用深N阱或保护环把它和VCO隔开。CML分频器则重点查尾电流源的噪声贡献。尾电流管本身的噪声会直接调制输出边沿改善方法是加大电流源管的面积来降低1/f噪声偏置线上加低通滤波也有帮助。还有一个容易被忽略的点CML输入时钟如果共模电平没对准分频输出也会叠加额外噪声。6.3 占空比失真分频器输出高低电平时间不等长后级CDR或者PFD工作异常通常有两个方向去查。CMOS链先看触发器翻转阈值是否对称、输入时钟自身占空比是否本来就差。CML链优先怀疑差分负载电阻失配、输入差分对失配、共模电平不对。跑一遍蒙特卡洛仿真能很直观地看到失配影响的量级。版图上的中心对称布局是解决失配问题的根本办法。如果占空比失真只在某个频段严重多半是走线反射或者节点谐振的信号完整性问题要回头检查高速走线的物理长度和周围是否有其他信号线在串扰。6.4 动态分频器低频失分频低速输入时分频器反而不工作这个问题非常迷惑人但它确实存在。TSPC是动态逻辑低频时预充节点的电荷会通过漏电一点一点流失状态保持不住。CML则是锁存对在低频时维持状态的电流不够或者后级电平转换器在高阻态漏电同样造成丢失状态。解决办法有三个方向给动态节点加弱保持管在低频模式下旁路到静态CMOS分频链或者调整系统设计让PLL保证最低工作频率不低于分频器的最低要求。其中加保持管是最直接的但注意保持管别太强太强会影响速度。把上面的经验浓缩成一张速查表方便出问题时快速定位症状可能原因首选排查动作高频失分频驱动不足、尾电流不够、版图寄生大逐级看波形量摆幅查走线带内相噪高电源噪声、衬底耦合、尾电流源噪声加电源滤波检查隔离优化偏置占空比失衡电阻/晶体管失配、共模不对蒙特卡洛仿真版图对称化低频锁不住动态节点漏电、锁存电流不足加保持管或切换静态/CMOS链功耗超标CMOS翻转过多、CML静态电流太大检查翻转因子减小尾电流考虑分时供电我个人习惯是在PLL整体仿真阶段就把分频器的寄生参数和噪声模型一起带上而不是用理想分频器应付功能验证。很多团队前期图省事流片后才发现分频器贡献的噪声和延时完全超出预期这时候再改设计周期和费用都扛不住。早点把实际电路代入后段调测能省下好几周的时间。最后分享一个我自己常用的办法当分频器选型拿不准的时候别只靠仿真报告争论。在标准工艺下把两个候选结构都搭出来放进同一套PLL环路里做闭环仿真直接对比输出抖动、功耗和锁定时间。数据出来了方案自然就定了。分频器设计从来不是“能分频就行”它直接决定PLL的整体性能值得为它多花一点心思。