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这几个术语全部属于 DRAMDDR 内存体系是内存寻址、物理架构核心概念SOC/PCBA 测试、SI/PI、内存失效分析经常会用到。1. Channel内存通道【最高层级】Channel 独立内存总线一个 Channel 有一套完整的地址、控制、数据总线可以独立访问内存。常见单通道、双通道、四通道。举例CPU 内存控制器有 2 个 Channel → 双通道。特点通道之间并行工作带宽叠加通道是控制器侧划分不同 Channel 物理数据线完全分开。控制器 → Channel → Rank2. Rank逻辑位组 / 内存片选Rank同一个 Channel 内一组可以同时被选中的 DRAM 芯片集合一个 Rank 由若干颗 DRAM 芯片组成如 8 颗 ECC 就是 9 颗共用同一组地址 / 控制信号CS#片选用来选 Rank。单 Rank1R通道里只有一组芯片双 Rank2R同一通道两组芯片两组芯片共享地址线靠 CS 片选切换。重点Rank ≠ 物理芯片一个 Rank 是逻辑片选单元。Channel → Rank → Bank3. Bank存储体BankDRAM 芯片内部独立的存储阵列一颗 DRAM 芯片内部划分多个 BankDDR4 一般 8BankDDR5 16Bank。同一个芯片内不同 Bank 可以交错访问Bank interleaving提高吞吐同一 Bank 需要等待预充电、行激活存在行冲突。寻址顺序先激活 Bank 里的 Row再读写 Column。Rank → DRAM Chip → Bank → Row / Column4. Row行也叫 Wordline 字线Bank 内部存储阵列的行。DRAM 操作核心行激活ACT打开一整行把这一行所有单元数据读到行缓冲Row Buffer。打开新 Row 前必须对旧 Row 做预充电 Precharge。行相关时序tRCD、tRP、tRAS 都是 Row 的时序参数。5. Column列Bitline 位线Bank 阵列里的列对应数据位。行激活之后再发送列地址读出 / 写入对应列的数据READ/WRITE 命令。列地址用来从已经打开的行缓冲区中挑选具体 bit。层级关系总览从上到下寻址路径Memory Controller → Channel → Rank → DRAM Chip → Bank → Row → Column一句话精简记忆Channel独立总线决定并行带宽双通道 / 四通道Rank通道内的片选组CS# 控制一组芯片为 1RankBank单颗 DRAM 内部独立存储块支持交错访问RowBank 里的一行ACT 命令打开整行到行缓冲Column一行里面的列选中具体要读写的数据位图 1内存整体层级Channel → Rank → Bank → Row → Column图 2DRAM 芯片内部 Bank 阵列放大图二维存储阵列图 3寻址顺序简化流程图6.ROW 和 COLUMN 与 WL 和 BL 的关系物理导线Column逻辑列 ↔ BL Bitline 位线物理导线Row / Column逻辑寻址概念控制器 / 地址译码层面WL / BL芯片阵列里面的物理金属线硅片硬件1T1C DRAM 单元晶体管栅极接 WL晶体管另一端接 BL电容存电荷。 一条 WL 横向贯穿一整行所有存储单元一条 BL 纵向贯穿一整列所有存储单元。1. Row ↔ WL字线 WordlineRowBank 阵列里的逻辑行地址。发 ACT 激活命令时行地址送入行解码器 (Row Decoder)WL行解码器输出的物理导线。选中某一个 Row 拉高对应的 WLWL 拉高 → 这一行全部存储单元的访问晶体管同时导通整行所有电容全部连到各自 BL 上整行数据送入 Sense Amp也就是 Row Buffer 行缓冲时序 tRCD、tRAS 本质就是 WL 的建立、保持时间。Row地址 → 行译码器 → 选中一条WL物理字线→ 打开整行单元2. Column ↔ BL位线 BitlineColumn逻辑列地址。WL 打开一行之后再送列地址BL纵向的物理导线每一列一根 BL连接该列上下所有存储单元BL 末端接灵敏放大器 Sense Amp列地址经过列译码器 列选择 MUX从已经打开的这一行里选出对应的 BL把该 bit 送到 I/O 端口完成读 / 写。所有 BL 在 ACT 之前会做 Precharge 预充到 VDD/2这就是 Precharge 操作。Column地址 → 列译码MUX → 选中对应的BL → 读出/写入该bit3. 二维阵列 MermaidWL/BL Row/Column4. 完整访问链路串联前面的 Channel/Rank/Bank 知识内存控制器 → Channel → Rank → Bank →Row 地址送入行译码 → 驱动 WL字线打开整行→ 所有单元电容连接到各自 BL位线SenseAmp 采样行缓冲 →Column 地址送入列译码 MUX → 选中对应 BL→ 读出 / 写入单个 bit5. 关键区分概念层级性质作用RowBank 阵列逻辑层逻辑地址选择一行WL Wordline硅片阵列物理层金属导线物理开关导通一整行晶体管ColumnBank 阵列逻辑层逻辑地址选择一列BL Bitline硅片阵列物理层金属导线传输 bit 电荷信号接灵敏放大器5.容易混淆点WL 只负责开关不传输数据BL 才是数据信号通路一个 Row 一条 WL但一条 BL 上串联成千上万个单元不同 RowRow Hammer 本质反复 ACT 不断 toggle 同一 WL对相邻 WL 单元造成电荷泄露导致 bit 翻转6. 整体大串联 Mermaid把 Channel/Rank/Bank/Row/Column/WL/BL 一次性串起来 DDR学习篇--2.DRAM 相关概念--Row / Column / Bank / Rank / Channel 基础
这几个术语全部属于 DRAMDDR 内存体系是内存寻址、物理架构核心概念SOC/PCBA 测试、SI/PI、内存失效分析经常会用到。1. Channel内存通道【最高层级】Channel 独立内存总线一个 Channel 有一套完整的地址、控制、数据总线可以独立访问内存。常见单通道、双通道、四通道。举例CPU 内存控制器有 2 个 Channel → 双通道。特点通道之间并行工作带宽叠加通道是控制器侧划分不同 Channel 物理数据线完全分开。控制器 → Channel → Rank2. Rank逻辑位组 / 内存片选Rank同一个 Channel 内一组可以同时被选中的 DRAM 芯片集合一个 Rank 由若干颗 DRAM 芯片组成如 8 颗 ECC 就是 9 颗共用同一组地址 / 控制信号CS#片选用来选 Rank。单 Rank1R通道里只有一组芯片双 Rank2R同一通道两组芯片两组芯片共享地址线靠 CS 片选切换。重点Rank ≠ 物理芯片一个 Rank 是逻辑片选单元。Channel → Rank → Bank3. Bank存储体BankDRAM 芯片内部独立的存储阵列一颗 DRAM 芯片内部划分多个 BankDDR4 一般 8BankDDR5 16Bank。同一个芯片内不同 Bank 可以交错访问Bank interleaving提高吞吐同一 Bank 需要等待预充电、行激活存在行冲突。寻址顺序先激活 Bank 里的 Row再读写 Column。Rank → DRAM Chip → Bank → Row / Column4. Row行也叫 Wordline 字线Bank 内部存储阵列的行。DRAM 操作核心行激活ACT打开一整行把这一行所有单元数据读到行缓冲Row Buffer。打开新 Row 前必须对旧 Row 做预充电 Precharge。行相关时序tRCD、tRP、tRAS 都是 Row 的时序参数。5. Column列Bitline 位线Bank 阵列里的列对应数据位。行激活之后再发送列地址读出 / 写入对应列的数据READ/WRITE 命令。列地址用来从已经打开的行缓冲区中挑选具体 bit。层级关系总览从上到下寻址路径Memory Controller → Channel → Rank → DRAM Chip → Bank → Row → Column一句话精简记忆Channel独立总线决定并行带宽双通道 / 四通道Rank通道内的片选组CS# 控制一组芯片为 1RankBank单颗 DRAM 内部独立存储块支持交错访问RowBank 里的一行ACT 命令打开整行到行缓冲Column一行里面的列选中具体要读写的数据位图 1内存整体层级Channel → Rank → Bank → Row → Column图 2DRAM 芯片内部 Bank 阵列放大图二维存储阵列图 3寻址顺序简化流程图6.ROW 和 COLUMN 与 WL 和 BL 的关系物理导线Column逻辑列 ↔ BL Bitline 位线物理导线Row / Column逻辑寻址概念控制器 / 地址译码层面WL / BL芯片阵列里面的物理金属线硅片硬件1T1C DRAM 单元晶体管栅极接 WL晶体管另一端接 BL电容存电荷。 一条 WL 横向贯穿一整行所有存储单元一条 BL 纵向贯穿一整列所有存储单元。1. Row ↔ WL字线 WordlineRowBank 阵列里的逻辑行地址。发 ACT 激活命令时行地址送入行解码器 (Row Decoder)WL行解码器输出的物理导线。选中某一个 Row 拉高对应的 WLWL 拉高 → 这一行全部存储单元的访问晶体管同时导通整行所有电容全部连到各自 BL 上整行数据送入 Sense Amp也就是 Row Buffer 行缓冲时序 tRCD、tRAS 本质就是 WL 的建立、保持时间。Row地址 → 行译码器 → 选中一条WL物理字线→ 打开整行单元2. Column ↔ BL位线 BitlineColumn逻辑列地址。WL 打开一行之后再送列地址BL纵向的物理导线每一列一根 BL连接该列上下所有存储单元BL 末端接灵敏放大器 Sense Amp列地址经过列译码器 列选择 MUX从已经打开的这一行里选出对应的 BL把该 bit 送到 I/O 端口完成读 / 写。所有 BL 在 ACT 之前会做 Precharge 预充到 VDD/2这就是 Precharge 操作。Column地址 → 列译码MUX → 选中对应的BL → 读出/写入该bit3. 二维阵列 MermaidWL/BL Row/Column4. 完整访问链路串联前面的 Channel/Rank/Bank 知识内存控制器 → Channel → Rank → Bank →Row 地址送入行译码 → 驱动 WL字线打开整行→ 所有单元电容连接到各自 BL位线SenseAmp 采样行缓冲 →Column 地址送入列译码 MUX → 选中对应 BL→ 读出 / 写入单个 bit5. 关键区分概念层级性质作用RowBank 阵列逻辑层逻辑地址选择一行WL Wordline硅片阵列物理层金属导线物理开关导通一整行晶体管ColumnBank 阵列逻辑层逻辑地址选择一列BL Bitline硅片阵列物理层金属导线传输 bit 电荷信号接灵敏放大器5.容易混淆点WL 只负责开关不传输数据BL 才是数据信号通路一个 Row 一条 WL但一条 BL 上串联成千上万个单元不同 RowRow Hammer 本质反复 ACT 不断 toggle 同一 WL对相邻 WL 单元造成电荷泄露导致 bit 翻转6. 整体大串联 Mermaid把 Channel/Rank/Bank/Row/Column/WL/BL 一次性串起来