1. 项目概述从112Gbps SerDes到半导体工艺一条完整的链路在光通信系统设计里112Gbps SerDes 这个词这几年频繁出现在各种规格书和项目讨论中。我之前做光模块DSP相关项目时第一次接触这个速率时也愣了一下——单通道跑到112G意味着背后从数字逻辑到模拟前端再到半导体工艺每一环都不能有短板。这篇内容我会按自己的理解把 112Gbps SerDes 和半导体制造工艺之间的关系拆开讲清楚。先解决“是什么”再解决“怎么实现”最后落到“工艺如何制约性能”。内容主要面向通信工程师、芯片设计相关从业者以及想了解高速SerDes背后逻辑的同学。即使你目前不直接做芯片设计搞清楚这些底层机制对排查系统级问题也会有很大帮助。先说结论摆个底112Gbps SerDes 的本质是在单根差分线上每秒钟传输112G比特工程上通常采用 PAM4 调制也就是每单位间隔传2比特符号率实际是 56Gbaud。这么高的速率对信号完整性、均衡算法、时钟恢复乃至前端的晶体管工艺都提出了极高要求。而半导体制造工艺决定了晶体管的截止频率、噪声、失配、功耗——这些直接卡死了 SerDes 能跑多快、能修多少信道损伤。2. 112Gbps SerDes 核心技术拆解2.1 PAM4调制与56Gbaud符号率传统NRZ信号每个UI传送1比特跑112Gbps需要112Gbaud的符号率这在当前CMOS工艺下几乎不可能直接实现信号损耗太大、时钟恢复太难。PAM4把4个电平编码进一个UI每个UI携带2比特符号率只需要56Gbaud。但代价立刻显现信噪比理论上要付出约9.6dB的代价因为4个电平的间距比2个电平小得多。我见过不少刚接触PAM4的朋友会问为什么不直接用更高阶的PAM8甚至PAM16理论上频谱效率更高但工程上每加一个电平对线性度、噪声、均衡收敛的要求都是指数级增长。目前业界一致认为PAM4是功耗、复杂度、性能之间的甜点112G SerDes基本都走PAM4路线。在系统设计时链路预算往往卡在PAM4的SNR上。比如背板信道插入损耗在56Gbaud时可能已经到20dB以上接收端均衡器需要补偿这么多增益同时不能把噪声放大太多。NRZ时代常说“眼图闭合了靠均衡拉开”PAM4时代这句话要打折——均衡能拉开线性损伤但拉不开噪声和失真。2.2 SerDes 架构里的关键模块一个完整的112G SerDes IP通常包含以下主要模块发送端TX含FFE预加重、接收端RX含CTLE、DFE、CDR、时钟产生PLL、以及数字信号处理DSP含FEC编解码、均衡系数自适应更新。TX端的FFE前馈均衡通过多个tap的抽头延迟线在发送端预整形信号补偿信道的低频提升和高频衰减。112G SerDes的FFE tap数通常做到3-5个有些设计更多。tap不是越多越好——每个tap对应额外的功耗和面积而且在信道未知时过多tap反而容易过拟合导致高频噪声被一起放大。RX端是重头戏。CTLE连续时间线性均衡提供模拟域的固定或可调高频增益DFE判决反馈均衡负责消除ISI码间干扰中的后光标分量。到了112G PAM4时代纯模拟均衡已经不够用主流方案是模拟前端加数字后处理即ADC采集后直接进DSP做均衡。这等于把信道损伤问题交给了数字信号处理去解灵活性大幅提升但代价是ADC的精度和功耗都上去了。2.3 时钟恢复与CDR的难点CDR时钟数据恢复是从接收信号中提取时钟并找到最佳采样点的电路。56Gbaud下一个UI只有约17.86ps时钟抖动的要求在亚皮秒级。这不是靠“调参数”能解决的必须从PLL的相位噪声、电源噪声抑制、版图走线多个层面控制。我印象很深的一个案例某次测试发现链路误码率居高不下检查链路预算、均衡参数都没问题最后定位到PLL参考时钟输入端的电源纹波太大导致恢复时钟的抖动超过规范值。换了一个低噪声LDO供电误码率立刻下降了几个数量级。这种问题在静态分析里很难发现要靠时域实测才能暴露。CDR的环路带宽设计也很讲究。带宽太窄跟踪不了发射端和接收端之间的频偏带宽太宽会把信道噪声引入时钟导致采样点抖动增加。通常设计在几MHz量级需要根据实际应用场景做权衡。3. 眼图判决的电压基准为什么不能简单看一个定值3.1 PAM4眼图的三个“眼睛”网上热词里有一条是“serdes在眼图中判决时是基于哪个电压”这确实是个高频疑问。PAM4信号在一个UI内有4个电平分别对应00、01、11、10格雷码映射由此形成上下堆叠的三个“眼”。每个眼有自己的判决阈值。以标准PAM4电平归一化为例四个电平通常为-1、-1/3、1/3、1那么三个判决阈值分别是-2/3、0、2/3。但这不是最终答案。实际接收端经过CTLE、DFE和增益调整后信号幅度已经被改变了。更重要的是如果RX采用了ADCDSP架构判决不一定发生在模拟电压域而是在数字域通过比较采样值和自适应计算的阈值完成。换句话说物理上并没有一个固定的“参考电压引脚”阈值是在DSP里动态更新的。3.2 判决阈值是自适应均衡的产物高速SerDes的眼图判决绝不是拿一个固定电压比较那么简单。以最典型的DFE为例接收信号经过前馈均衡后主光标幅度被恢复但残余ISI依然存在。DFE的关键思想是“我已经知道之前判决的比特把它乘以权重反馈回来抵消当前符号中的后光标干扰”。判决器的输入其实等于当前采样值减去若干历史判决值的加权和。因此有效判决电压是动态的跟历史比特序列有关。从工程角度这个“判决基于哪个电压”的答案可以这样理解判决阈值等于当前均衡后信号眼图在垂直方向上的中心值而且是逐UI自适应的。系统会通过自适应算法如LMS持续调整DFE系数和判决阈值使误码率最小。实际寄存器读出来的阈值是DSP根据信道特性自动算出来的结果不同通道、不同温度、不同老化条件下都会变化。3.3 浴盆曲线与误码率评估判断判决电压设置得好不好最直观的工具是浴盆曲线Bathtub Curve。测试方法是通过调整采样点在UI内的水平位置相位和垂直位置判决电压扫描误码率画出BER等高线图。水平方向的“浴盆”开口越宽说明时序余量越大垂直方向的“眼高”越宽说明电压余量越大。工程上有个经验值在112G PAM4链路中整体误码率要求通常不高于1E-6配合FEC可纠到1E-15以下这意味着判决点必须在眼图的中心区域附近——水平和垂直方向都留出足够余量。如果判决点偏离中心比如CDR采样点偏了0.1UIBER可能从1E-8恶化到1E-4这不是靠加大发射功率能救回来的。实操中我一般会这样评估用误码仪跑PRBS31Q这是PAM4专门的长伪随机序列含更多电平和比特组合扫描整个UI的水平和垂直方向记录BER再画等高线图。如果眼图的水平和垂直开口面积足够说明判决点设置正确如果开口面积异常小就要检查均衡器有没有收敛、FEC有没有异常触发或者接收端是不是被某个强干扰源污染了。4. 半导体制造工艺对SerDes性能的硬约束4.1 FinFET与晶体管本征速度112G SerDes能实现底层依赖是半导体工艺的进步。目前主流的高速SerDes芯片采用7nm/6nm/5nm FinFET工艺。FinFET的鳍状结构增强了栅控能力降低短沟道效应从而提高了晶体管的截止频率fT和最高振荡频率fmax。fT和fmax决定了模拟前端能处理的信号频率上限。56Gbaud的PAM4信号基波频率约28GHz但信号含有丰富的三阶、五阶谐波分量如果要保证波形质量前端电路的带宽至少要到40GHz甚至更高。FinFET工艺在同等功耗下比平面CMOS提供更高的fT这直接决定了TIA、CTLE、驱动器的速度能力。不过FinFET也有代价。鳍的宽度是量子化的设计者只能通过并联鳍数来调整晶体管宽度自由度比平面工艺小。对SerDes这类需要精细匹配的模拟电路这意味着版图设计时需要更谨慎地处理匹配和寄生而不是简单调宽长比。4.2 工艺角对高速电路的影响半导体制造过程中掺杂浓度、栅氧厚度、线宽等参数会在批次间波动形成SS慢慢、TT典型、FF快快以及各种组合的工艺角。数字电路对工艺角不敏感慢一点快一点都能跑但SerDes这种模拟和高速数字混合的电路工艺角直接影响工作点、带宽和功耗。设计时必须保证所有工艺角下TX/RX都能正常锁定和均衡。TT角下最优的均衡参数在SS角下可能高频增益不足在FF角下可能功耗超标。所以验证阶段要跑完整的PVT工艺-电压-温度矩阵仿真这工作量很大但必须做。我曾经遇到过芯片样品在TT角批量测试都正常换到某一批偏SS角的晶圆后长距离链路误码率突然变差的情况。后来确认是CTLE的补偿范围和工艺角匹配裕量不够。4.3 阈值电压失配与随机扰动SerDes接收端的精度取决于前端放大器的失配特性。FinFET工艺中鳍的尺寸小掺杂原子数少随机掺杂波动(RDF)引起的阈值电压失配更明显。这意味着每个晶体管看起来一样实际开启电压可能差几毫伏甚至十几毫伏。对NYQ级别的模拟前端这种失配会直接转化为输入失调电压降低接收灵敏度。设计上会通过版图布局的共质心结构、增加器件面积、采用校准DAC来抵消失配。但这都是“事后补偿”前提是工艺的失配系数σVth落在合理范围内。先进工艺节点的σVth在低压下表现并不总是比旧节点好这也是为什么有些高速SerDes设计反而选在稍落后的工艺节点——匹配和线性度优先。4.4 封装与互连线寄生芯片制造完成后的封装也是SerDes性能的一道关卡。112G SerDes常用的封装是倒装芯片Flip-Chip通过微凸块将芯片直接连接到基板缩短键合线长度、降低寄生电感。即使如此封装走线的寄生电容和电感仍然会影响信号质量。一个很实际的案例某项目中TX输出眼图在芯片pad处测是合格的但经过封装基板走线到板级连接器时眼图张度明显下降。后来发现是基板走线的参考平面不连续导致阻抗突变产生反射。解决方法是重新设计基板的走线宽度和过孔stub并在信号回流路径上增加地孔。这已经不是芯片设计范畴但系统工程师必须意识到芯片卖的是裸Die性能你拿到手封装好的芯片指标可能已经打了折扣。5. 112G SerDes的系统级设计与调试实录5.1 链路预算的量化计算当我拿到一个112G SerDes链路设计任务时第一件事不是看芯片手册而是先估算链路预算。以典型的chip-to-module光模块应用为例发射端TX输出幅度按差分400mVpp算经过封装约损耗1dBPCB走线1英寸约损耗1.5dB56Gbaud时连接器损耗约1dB光模块的DSP输入前还有一段走线约2dB合计约5-6dB的插入损耗。如果芯片规格书标称可补偿30dB以上的信道损耗那么余量是充足的。但这里有个坑手册的损耗预算是基于某个特定频点的通常以奈奎斯特频率28GHz为准。实际信道在不同频点的损耗曲线并不平坦回波损耗、串扰都会在特定频率形成“坑”这些是预算表上看不出来的。因此我在预算初步通过后还会做一轮S参数级联仿真把每一段的无源通道S参数按实际版图提取出来级联到一起观察总的插入损耗和回波损耗曲线。如果某个频点有异常的回波尖峰优先排查参考平面断裂、过孔stub、连接器焊盘等位置。5.2 误码测试与调试要点实测112G SerDes链路我会按以下顺序来先用IBERT内建误码率测试功能把TX和RX都环回在片内跑PRBS31Q确认芯片本身基本功能正常误码率低于1E-12。断开环回接上真实信道。此时先不调任何均衡器用默认配置看初始误码率。如果初始BER很差比如1E-3正常因为信道损伤都是在的。让DSP自适应均衡器运行起来观察BER是否逐步收敛。一般几秒到几十秒内应该降到1E-6以下如果长时间不收敛说明信道有问题或者时钟恢复没锁定。用示波器在测试点观察眼图确认是否达到规格书标注的最小眼高、眼宽。扫描整个UI的采样点水平bathtub扫描记录BER变化。如果“浴盆”的底部宽度非常窄说明系统时序余量不足需要检查时钟源相位噪声、电源完整性。调试中常见的问题包括TX预加重过大导致振铃、CTLE增益不足或过大、DFE系数发散、电源噪声耦合到VCO等。这些问题有个共同特征——误码率呈现“不规则的偶发”状态而不是稳定的高误码。遇到这种情况我会先用频谱仪看电源轨的噪声分布再看光模块或板卡上的温度变化很多偶发误码其实是热噪声和电源噪声叠加后超过判决裕量引起的。5.3 与光通信系统的协同设计112G SerDes在光通信系统里除了背板链路还大量用在电吸收调制器驱动、TIA后级、DSP内部加速器互联等场景。光模块里最常见的组合是DSP芯片内含多个112G SerDes对外并联成400G/800G光模块接口。这时有个容易被忽略的点SerDes的功耗与散热直接影响光模块的工作温度而光器件的性能对温度非常敏感。激光器的斜效率随温度升高而下降探测器暗电流随温度升高而增加。如果SerDes的均衡器跑在最大功耗工况模块内部温度升高5度光链路预算可能就被吃掉1-2dB。所以在光模块设计中必须联合优化DSP的均衡策略和光器件的偏置点有时宁可让均衡损耗一点性能也要把功耗控制住换取光链路更稳。在生产和测试阶段批量光模块的SerDes参数一致性也受工艺波动影响。同一批次芯片在相同配置下的误码率会有微小差异这种差异在量产筛选中需要留足裕量。我的习惯是规格书声称的灵敏度指标在量产测试中至少留3dB余量否则到了客户环境里很容易出现地狱级难查的偶发误码。6. 常见问题排查与独门避坑经验6.1 SerDes链路调试问题速查表现象可能原因排查手段与解决措施完全无法锁定CDR失锁参考时钟异常检查参考时钟频率与幅度测量PLL锁定状态寄存器均衡不收敛信道S参数异常或均衡系数初始值与实差距过大改为手动设置粗判系数后二次自适应提取实际信道S参数长跑后偶发误码电源纹波耦合、热漂移、老化用长时BER测试分段统计定位误码发生的时间/温度区间水平浴盆宽度窄时钟抖动过大、串扰检查电源噪声、邻近通道同步开关噪声、发射端频谱质量垂直眼高不足接收灵敏度不够、CTLE增益不足扫描CTLE增益挡位找最优同时排查前端衰减是否过大高温下性能恶化工艺角偏SS、散热不良优化散热风道检查设计裕量是否覆盖SS角最差情况6.2 眼图测量中的三个细节陷阱第一探头位置不同眼图结果天差地别。测量点尽量靠近接收芯片的pad而不是连接器末端。连接器之后还有一段走线到芯片pad这段的损耗会额外衰减信号。如果你测的是连接器处眼图看到的其实是“乐观”版本。第二示波器带宽要足够。测56Gbaud PAM4信号示波器带宽建议至少40GHz最好到63GHz以上。带宽不够眼图会明显变模糊而且这种模糊是假的不是真实链路性能。很多人误判眼图不合格换了高带宽示波器后发现问题根本不存在。第三地线回路要短。高速测量时探头地线过长会形成电感在信号边沿激起振铃干扰真实测量。推荐使用高频差分探头尽量接触芯片测试座上的专用地引脚不要随便夹一个地。6.3 工艺相关问题的项目经验有一次在项目评审时对方问了个很有水平的问题“你选的这个工艺晶体管的失配能不能支持你DFE的精度要求”当时我一下子被问住了因为之前我只关注了工艺的fT和功耗确实没有仔细核算失配预算。后来回去用工艺设计套件里的蒙特卡洛模型跑了一遍发现接收端比较器的输入失调确实比预期大了不得不增加了校准电路的面积。这个教训后来沉淀为流程每次选工艺必须先跑三件事——fT是否达标、失配是否在可校准范围内、电源电压是否覆盖目标应用。再提一句关于工艺节点选择的经验。工艺不是越新越好。7nm工艺的fT确实高但供电电压更低通常0.7V左右晶体管动态范围小对PAM4这种需要多电平线性放大的电路反而增加设计难度。很多高端光通信DSP仍采用16nm/12nm成熟工艺就是因为它们在高电压摆幅、匹配性和成本之间更均衡。除非追求功耗极致否则16nm做112G SerDes完全够用。7. 这个方向还能往哪里延伸112G SerDes目前是800G光模块的主力接口但在下一代1.6T光模块中224G SerDes 已经开始出现在预研项目里。224G的PAM4符号率将到112Gbaud对半导体工艺的要求会进一步逼近物理极限。届时可能要用到更先进的2nm级工艺或者改用相干方案中的更高阶调制。作为行业内的人提前了解这些趋势对做系统方案选型很有帮助。我个人的体会是高速SerDes设计的“天花板”正在从代码逻辑转向器件物理。过去优化一个SerDes主要靠DSP算法和架构现在越来越依赖工艺特性、封装设计和材料工程。做系统级开发的同学如果能在半导体制造工艺的一般原理上建立基本认知会在跨团队协作中大幅减少沟通成本——至少不会提出“为什么不能把寄存器里的均衡系数调大十倍”这种让芯片工程师无从下手的问题。最后分享一个小技巧要看一款SerDes芯片的真实能力别只看规格书首页的亮点翻到“Notes”和“Test Conditions”部分。那里面写着哪些指标是“typical值”、哪些是“真值测值”、在什么温度和电压下标定。绝大多数性能翻车案例都是因为没有看清测试条件拿着typical值当最差值做设计最后在极端工况下被反杀。做112G及以上的系统设计永远给参数留20%以上的裕量——这是我踩过不少坑之后最想强调的一件事。