简介面向电子信息类大学生的FPGA课程设计这份万年历项目资料包提供了从题目要求到完整工程再到设计报告的整套方案。项目实现了日期、时间的走时功能能自动区分闰年与平年并具备闹钟提醒通过按键可灵活调整日期、时间和闹钟设置选中项数码管会闪烁提示逻辑清晰适合用于数字逻辑和可编程逻辑器件课程设计参考。压缩包共整理四百零七个文件大小约六十七点二兆主体包含硬件描述语言源码、工程配置文件、可下载的比特流文件以及课程设计报告另含大量编译过程中生成的中间文件便于进行工程回溯和错误排查。目前已有六千零二人学习下载对希望深入研究万年历功能划分、模块化编码、按键消抖、动态扫描或者需要参考课程设计报告规范的同学都具有很好的借鉴价值。 每年都有朋友在课程设计里选FPGA万年历这个题目原因无非两点一是功能直观好验收二是网上能搜到不少“完整代码”。但真正能讲清楚原理、还能对着老师提问对答如流的版本其实不多。这篇博文就把我完整做一遍FPGA万年历课程设计的思路、代码结构、调试过程和报告整理经验写出来给准备做或者正在做的同学一个可以直接落地的参考。先交代背景我做这个课题用的是一块Xilinx Artix-7系列开发板板载50MHz晶振数码管为6位共阳极输入按键有4个独立按键。这套环境非常典型如果你的板子是Altera或者更高频率的晶振原理完全一样只需改分频参数和引脚约束。下面按我实际开发的顺序来聊从拿到题目到最终交付每个环节里都有值得注意的坑。1. 拿到课题先别急着写代码从题目要求反推设计目标1.1 基础功能与加分项的拆解万年历课程设计最核心的功能要求一般是能显示年月日时分秒和星期通电后以某个初始时间开始自动走时能通过按键对时间进行校准要有合理的日期进位尤其是大小月、闰年、跨年这些边界情况。稍微进阶一点的题目会要求整点报时或者闹钟功能再往上就是温度显示、VGA显示等花活。但大多数人的误区是看到题目就往代码堆里扎先找个例子再说。这样做很容易出现两个问题第一你拿到的代码和你的板子对不上引脚数量、数码管极性、时钟频率通通是另一个平台的参数综合都过不去第二即使能跑了到了答辩环节老师随便问一句“你的月末进位是怎么判断的”现场就卡壳。我在实际做这个课题的时候第一步是在纸上把功能清单列出来并明确了哪些是必须项、哪些是加分项——这决定了后边的模块划分和工作量分配。1.2 平台差异与题目要求的隐含条件题目本身通常不会限制芯片型号但实验室给你的板子是确定的。拿到题目后要先确认三个关键参数系统时钟频率、复位信号是高有效还是低有效、数码管是共阳还是共阴。这三个参数几乎所有万年历代码都会用到且不同平台差异巨大。50MHz和100MHz的分频计数目标值差一倍共阳和共阴的段码表完全相反复位极性搞反了甚至整个设计无法正常工作。很多网上的代码不写清楚平台直接搬运大概率出问题。我在指导同学做类似项目时发现至少一半的“综合失败”和“上板不显示”都源于平台参数没对齐。所以我的建议是动手写代码之前先花半小时把开发板手册翻开把上述参数在代码顶部用parameter定义好后边所有逻辑都引用这些参数而不是到处写魔数。这一点对后期调试影响极大。2. 系统架构与信号流设计2.1 顶层模块划分万年历虽然整体功能简单但如果不做模块拆分把所有逻辑堆在一个Verilog文件里后续调试会非常痛苦。我采用的模块划分方式是这样的clk_div分频模块生成秒脉冲、显示扫描时钟、按键消抖时钟time_counter秒、分、时的累加与进位date_counter年、月、日、星期的累加与进位其中最重要的是月末判断和闰年逻辑key_ctrl按键消抖、调时状态机、加减操作控制disp_driver动态扫描数码管驱动或者LCD1602驱动取决于你的显示方案。每个模块只负责一件事模块之间通过明确的信号连接。比如time_counter输出hour、min、sec三个总线信号给顶层date_counter输出year、month、day、week四个总线信号key_ctrl输出mode和adjust信号disp_driver把所有这些信号换算成段选和位选。设计顶层时就好比把一堆零件先分类放好再互相接线思路会清晰很多。2.2 时钟分频的工程细节为什么不用翻转时钟分频模块是整个设计的“心跳”几乎所有走时逻辑都由它驱动。很多新手学习FPGA时习惯用计数器分频得到一个低频时钟然后用这个低频时钟的上升沿去驱动逻辑。比如reg clk_1s; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 0; clk_1s 1b0; end else if (cnt 24_999_999) begin cnt 0; clk_1s ~clk_1s; end else begin cnt cnt 1; end end这段代码仿真完全没问题上板走时也没有明显问题但这种方法存在一个工程隐患由逻辑生成的门控时钟不是全局时钟网络的时钟在复杂系统中会增加时序收敛难度还可能造成时钟偏斜。对于万年历这种低速设计实际影响不大但如果你想在报告里体现工程素养更好的做法是生成“脉冲使能”信号reg [25:0] cnt; reg second_pulse; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 26d0; second_pulse 1b0; end else if (cnt 26d49_999_999) begin // 50MHz分频得到1Hz脉冲 cnt 26d0; second_pulse 1b1; end else begin cnt cnt 1b1; second_pulse 1b0; end end这样做的好处是所有计数模块仍然使用系统时钟作为触发时钟second_pulse只是一个“使能”的脉冲信号在每个脉冲有效的那个时钟周期执行一次累加。这种设计在时序分析和跨时钟域处理上更规范而且便于仿真时把分频目标值改小实现快速验证。3. 万年历核心逻辑日子怎么“走”起来3.1 秒、分、时的累加与进位秒、分、时模块的逻辑非常规律本质上是一个60/60/24的计数器。以秒为例每个second_pulse到来时sec加1当sec计数到59时再响下一个脉冲sec归0同时输出一个minute_carry信号给分钟模块。分钟和小时同理。关键点是进位信号必须是单周期脉冲而不是电平否则会导致分钟被连续进位。推荐把BCD码转换放在显示模块时间模块内可用二进制计数也可用BCD计数。我自己的习惯是用BCD计数即sec的低4位是秒个位、高4位是秒十位。这么做的好处是显示模块不需要再做二进制到BCD的转换报告里解释起来也更直观。缺点是每个位需要单独的边界判断代码稍微长一点但逻辑很直白。3.2 月末判断与闰年规则日期模块比时间模块复杂的地方在于“月底判断”。每月天数不是固定值必须根据当前月份和年份来决定1、3、5、7、8、10、12月有31天4、6、9、11月有30天2月平年28天闰年29天。闰年规则是能被4整除且不能被100整除或者能被400整除。在Verilog里最直观的写法是直接用取模运算wire div_4 (year % 4 0); wire div_100 (year % 100 0); wire div_400 (year % 400 0); wire leap (div_4 !div_100) || div_400;这段代码在综合时会产生除法器消耗一些逻辑资源但对于万年历这种低资源设计完全可接受。如果想让报告显得更专业可以指出FPGA不擅长除法实际工程中通常会把year的低2位是否为0作为%4的判断因为能被4整除等价于最低两位为0%100则用硬件除法实现或查表但这属于优化方向不影响功能实现。到达月末时的处理是当天数计数到该月最后一天并且有day_carry到来时day归1month加1month到12时再归1year加1。我在最初写这段代码时犯过一个典型错误——直接判断day 31作为进位条件结果每逢30天的月份就多走了一天。这个问题就是典型的没有分清楚“边界条件”和“当前月天数”的关系调试时一眼看穿后务必把月末判断做成独立函数再被日期进位逻辑调用。3.3 星期的连续性与基姆拉尔森公式星期的计算有两种主流做法。第一种是在FPGA里实现基姆拉尔森公式直接根据年月日算出星期。该公式的思路是把1月和2月当作上一年的13月和14月然后通过一个包含月份项、年份项和日项的表达式取模7得到星期结果具体公式网上有很多版本。但这个公式在FPGA里实现要考虑除法与取整而且公式版本较多不同版本对“0表示周日还是周一”的定义不同课设阶段容易把自己绕晕。我个人更推荐第二种做法星期寄存器随日期走。设置一个初始日期和初始星期值此后每当日期进位时星期寄存器加1到7之后回到1。这种方法实现简单、逻辑直观而且只要初始值设置正确星期永远都不会跑偏。初始值怎么设以一个方便手动验证的日期为基准比如设定2000年1月1日为星期六这个时间点在多本教材中被用作起始基准然后让仿真跑到你当前日期核对星期是否正确。这种方案还有一个好处报告里可以专门用一段文字讲“如何验证初始星期的正确性”体现出你确实理解了星期计算机制而不只是把网上的公式抄了一遍。4. 人机交互按键调时与显示方案的选型4.1 按键消抖从“按一次跳好几次”说起按键操作是万年历必备的人机接口也是最容易出体验Bug的地方。如果不做消抖按一次按键FPGA采样到的是连续的高频抖动电平状态机会像“癫痫”一样乱跳实际效果就是按一下加了好几位、或者状态切换完全失控。消抖的本质是“确认稳定”。我用的方法是延时采样法检测到按键值为低按下后启动一个约20ms的计数器计数结束后再次采样按键如果仍然是低电平认为这是一次有效按键产生一个单周期按键脉冲。20ms这个值是怎么来的机械按键的抖动时间一般在5~10ms留出两倍以上余量就能可靠滤除。注意消抖时钟不能太慢否则20ms计数会占用大量周期也不能太快否则采样间隔内按键抖动还没结束。常见做法是用1kHz或1kHz以下时钟生成消抖时基。4.2 动态扫描数码管的坑数码管显示是很多人第一次接触“动态扫描”概念的地方。所谓动态扫描是因为一只数码管就需要8根段选线如果每位都独立连接几十根引脚根本不现实。因此硬件设计上通常让所有位共用一个段选总线用位选信号逐个点亮只要扫描频率足够快一般1kHz以上人眼就会产生视觉暂留误以为所有位同时亮。动态扫描常见的坑有两个。一个是扫描频率太高或太低太高会导致相邻位的显示出现拖影太低则肉眼可见闪烁。另一个是位选和段选的时序冲突如果你先切换了位选再更新段选数据新的位会瞬间显示上一个位的数据产生“串位”现象。解决方法是先熄灭所有位更新段选数据再点亮目标位这个流程也就是常说的“消隐-送段码-送位选-延时”四步。很多人在LED点阵、数码管项目里遇到的鬼影问题本质上都是这个顺序没搞对。4.3 LCD1602与数码管的对比选择如果题目没有强制指定显示器件我建议优先考虑LCD1602数码管其次VGA最后。原因很简单LCD1602自带几十个字符的ASCII字库能直接显示字母和数字调试时可以把“2026-3-15 SUN”这样的完整信息一次性显示出来肉眼判断错误比数码管直观太多。数码管则只能显示数字往往还要做BCD转换排查问题时还要一位一位对应效率低不少。当然LCD1602的驱动复杂度比数码管高它需要一个初始化序列、有总线忙标志、需要把数据写入DDRAM地址。我在驱动LCD1602时踩过最深的坑是初始化时序不够严格上电后如果立刻发送命令LCD可能不响应必须严格按照数据手册中的延时要求等待几十毫秒。另一个常见问题是第二行地址不是0x08而是0x40很多初学者把第二行地址当成0x08写结果怎么都不显示第二行内容。所以我的建议是如果你选择LCD方案先对照数据手册确认初始化命令序列不要凭记忆写。对比维度数码管动态扫描LCD1602显示内容数字与少量字母字母、数字、自定义字符驱动复杂度较低中等初始化时序需严格调试直观性一般高可直接读字符串引脚占用约12根约11根适合场景时钟、计数类需要显示多行信息5. 仿真验证与板级调试把隐藏Bug炸出来5.1 Testbench怎么写才能覆盖边界万年历这类时序逻辑设计仿真阶段最重要的不是跑通“正常走时”而是验证边界情况。最大概率出错的时间节点只有三个平年2月28日到3月1日、闰年2月29日到3月1日、12月31日到1月1日。这三个节点任何一个处理错整个日历都不可信。但问题来了如果按真实时间仿真1秒一个脉冲走完一年需要三千多万秒完全不可行。所以我在写testbench时会把顶层分频模块里的分频目标参数通过parameter暴露出来仿真时把分频值改小。比如50MHz系统时钟本来分频到1Hz需要计数49_999_999仿真时可以把目标值改成5这样每5个时钟周期产生一个秒脉冲真实运行几百毫秒就能把一年跑完。同时用$display或者波形文件观察日期跳变是否符合预期。仿真时我还会额外检查两点星期是否连续以及日期进位时“日”是否归1而不是归0。这两个点都是初学者容易忽略的细节但恰恰是老师最爱问的地方。5.2 板级调试的常见故障链路刚上板时最常见的现象就是“数码管全灭”或者“乱码”。我的排查顺序是固定的先确认引脚约束是否有遗漏、是否把段选和位选信号接反然后用一个最简单的测试程序让所有数码管显示固定数字“8”如果这一步都做不出来说明显示链路有问题和万年历逻辑无关如果这一步通过再把万年历的显示模块单独接上通过板载拨码开关把当前时间手动设成已知值观察显示是否正确。还有一个高频问题显示正常但走时不动。这种情况基本可以锁定是秒脉冲没有产生或没有接到时间模块。我习惯把秒脉冲同时引到板载LED上如果LED一秒闪一次说明分频模块正常问题出在脉冲到时间模块的连接如果LED不闪问题就在分频器本身。这种逐级隔离的方法比对着代码反复看要高效得多。另外提醒一点综合实现后一定要看时序报告确认没有时序违例。万年历虽然只有几十兆赫兹但如果出现很严重的建立时间违例显示和走时都可能在实机上出现随机故障而且非常难复现。6. 完整代码与报告交付物的组织建议6.1 代码注释与文件结构课程设计提交时老师不仅看功能还会看代码本身。如果你的全部逻辑堆在一个几千行的文件里即使功能正常印象分也会打折扣。我建议按模块分文件每个文件在头部写好模块说明、输入输出端口、以及该模块依赖的信号。代码注释重点写“为什么”而不是“是什么”。举一个例子分频器的计数目标值是49_999_999不要只写“计数器到49999999清零”而应写成“对50MHz时钟计数50000000次得到1Hz脉冲使能”。这样老师一眼就能看出你明白自己在做什么。其他如月末判断、状态机跳转条件、消抖时间计数目标值都应给出简明的注释。真正好的代码是让一个没做过这个项目的人读一遍注释就能大致复现整个设计逻辑。6.2 报告怎么写才像“自己做的”报告的结构通常包括题目要求、需求分析、总体方案、各模块设计、仿真结果、板级测试、总结与心得。这里最容易翻车的是“方案设计”部分写成了代码流水账。更耐看的报告每个模块都应该有一个框图标清输入输出信号每个状态机都要给出状态转移表或状态转移图用Visio或者draw.io画就行不推荐用文字硬堆并解释为什么这样设计。以我自己的报告为例我把按键调时的状态机画成了表格列出当前状态、触发条件、下一个状态和输出动作这种表格在老师眼中就是“有工程思维”的信号。另外报告中附上仿真波形截图并在波形上标注关键时刻比如“1Hz秒脉冲有效时秒钟加1”“2月28日到3月1日自动切换”能让报告的说服力提升不少。最后提醒一点报告的总结部分不要写“本次课程设计使我受益匪浅”这种空话而是具体写你在调试中遇到了什么问题、通过什么手段定位和解决了什么问题。哪怕只是“发现LED扫描太快导致拖影调整扫描周期后解决”也比十句正确但无意义的套话有分量。做完整套万年历课程设计我最深的体会是这个项目代码量不大但它把FPGA开发里最核心的几件事——时钟分频、计数器设计、有限状态机、动态扫描、仿真验证——全部涵盖了。做完一遍相当于把数字逻辑从课本搬到了真实的硬件上。如果你正在做这个课题建议别急着抄代码先按我上面的思路把模块边界画出来再动手写你会发现整个设计其实非常清晰。遇到显示异常或者走时不准确的问题也沉住气按“时钟→进位→显示”的顺序逐级排查大多数问题都能在两三次定位内找到原因。本文还有配套的精品资源点击获取